JPH0512850B2 - - Google Patents
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- JPH0512850B2 JPH0512850B2 JP56191268A JP19126881A JPH0512850B2 JP H0512850 B2 JPH0512850 B2 JP H0512850B2 JP 56191268 A JP56191268 A JP 56191268A JP 19126881 A JP19126881 A JP 19126881A JP H0512850 B2 JPH0512850 B2 JP H0512850B2
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- H01—ELECTRIC ELEMENTS
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプラズマ気相法により、特性が良く、
しかも再現性に優れた半導体層を作製する方法に
関する。
しかも再現性に優れた半導体層を作製する方法に
関する。
従来プラズマCVD法に関しては、ひとつの反
応炉にてPIN接合等を有する半導体装置の作製が
行われていた。しかしこの半導体装置の作製を繰
り返し行うと、全くわけのわからない劣化、バラ
ツキに悩まされてしまい、半導体装置としての信
頼性に不適当なものしかできなかつた。
応炉にてPIN接合等を有する半導体装置の作製が
行われていた。しかしこの半導体装置の作製を繰
り返し行うと、全くわけのわからない劣化、バラ
ツキに悩まされてしまい、半導体装置としての信
頼性に不適当なものしかできなかつた。
この原因としては、反応炉内に付着している酸
素、アルカリ金属が半導体層中に混入して、電気
伝導度の低下してしまう減少を指摘することがで
きる。特に酸素にあつては1PPMの混入であつて
も、暗伝導度が10-6（Ωcm）-1から10-8（Ωcm）-1へ
と1/100にまで低下してしまうことが明らかにな
つている。
素、アルカリ金属が半導体層中に混入して、電気
伝導度の低下してしまう減少を指摘することがで
きる。特に酸素にあつては1PPMの混入であつて
も、暗伝導度が10-6（Ωcm）-1から10-8（Ωcm）-1へ
と1/100にまで低下してしまうことが明らかにな
つている。
またアルカリ金属にあつても、5PPMの混入
で、Ｐ型、Ｉ型の伝導度の低下または透明導電膜
の伝導度が低下してしまう。
で、Ｐ型、Ｉ型の伝導度の低下または透明導電膜
の伝導度が低下してしまう。
さらに再現性特性劣化の原因としては、以下の
理由が考えられる。すなわち、ひとつの半導体装
置の作製に際し、その最後の工程（第１の工程と
いう）においてＮ型半導体層を作り、また次の最
初の工程（第２の工程という）においてＰ型の半
導体層を作つた場合、第１の工程におけるドーピ
ング材料であるリンが1015〜1018cm-3の濃度に第
２の工程においてＰ型半導体層中に混入してしま
い、このＰ型半導体層がホウ素の1018〜1021cm-3
の濃度の添加によりＰ型の導電型としても、その
電気伝導度はリンの混入により再結合中心が増加
するためきわめて特性が悪く、混入がない場合の
10-2〜10+1（Ωcm）-1に対し、10-6〜10-4（Ωcm）-1
と1/100〜1/1000も低下してしまうのである。
理由が考えられる。すなわち、ひとつの半導体装
置の作製に際し、その最後の工程（第１の工程と
いう）においてＮ型半導体層を作り、また次の最
初の工程（第２の工程という）においてＰ型の半
導体層を作つた場合、第１の工程におけるドーピ
ング材料であるリンが1015〜1018cm-3の濃度に第
２の工程においてＰ型半導体層中に混入してしま
い、このＰ型半導体層がホウ素の1018〜1021cm-3
の濃度の添加によりＰ型の導電型としても、その
電気伝導度はリンの混入により再結合中心が増加
するためきわめて特性が悪く、混入がない場合の
10-2〜10+1（Ωcm）-1に対し、10-6〜10-4（Ωcm）-1
と1/100〜1/1000も低下してしまうのである。
そして上記の再現性特性劣化のため、PIN型光
電変換装置においては２〜４％の変換効率しか得
られず。そのバラツキも±200％も有して得られ
たにすぎず好ましくなかつた。
電変換装置においては２〜４％の変換効率しか得
られず。そのバラツキも±200％も有して得られ
たにすぎず好ましくなかつた。
またこの不純物酸素ドーピングの効果を少なく
するため、本発明人の出願になる特許願（半導体
装置作製方法 56−55608（原表示53−152887 昭
和53年12月10日出願））が知られている。これは
例えばPIN半導体装置を作ろうとする時、各Ｐ
層、Ｉ層、Ｎ層をそれぞれ独立の反応炉で作り、
基板を各反応炉間において成膜毎に移動させる方
式である。
するため、本発明人の出願になる特許願（半導体
装置作製方法 56−55608（原表示53−152887 昭
和53年12月10日出願））が知られている。これは
例えばPIN半導体装置を作ろうとする時、各Ｐ
層、Ｉ層、Ｎ層をそれぞれ独立の反応炉で作り、
基板を各反応炉間において成膜毎に移動させる方
式である。
この方法にあつては、それぞれの反応炉が独立
に存在し、しかもその真空度を保つことができる
ので、不純物酸素のドーピングが少なく、また各
反応間における不本意な不純物のドーピングを抑
えることができるという効果を有している。
に存在し、しかもその真空度を保つことができる
ので、不純物酸素のドーピングが少なく、また各
反応間における不本意な不純物のドーピングを抑
えることができるという効果を有している。
しかしながら、上記の独立な反応炉を用いた場
合、半導体製造装置における反応炉の数はひとつ
の反応炉の方法の３倍必要であり、製造コストが
2.5〜３倍も高価になつてしまう。さらに多量生
産向きでない等の欠点もあつた。
合、半導体製造装置における反応炉の数はひとつ
の反応炉の方法の３倍必要であり、製造コストが
2.5〜３倍も高価になつてしまう。さらに多量生
産向きでない等の欠点もあつた。
本発明は、ひとつの反応炉を用いてPIN接合等
の半導体装置を作製するに際して、不純物の混入
に敏感なＩ層（真性または実質的に真性の半導体
層）の成膜において、反応炉の内壁や基板のホル
ダーからの再放出による不純物の不本意なドーピ
ングを防ぐ半導体層の作製方法を得ることを目的
とする。
の半導体装置を作製するに際して、不純物の混入
に敏感なＩ層（真性または実質的に真性の半導体
層）の成膜において、反応炉の内壁や基板のホル
ダーからの再放出による不純物の不本意なドーピ
ングを防ぐ半導体層の作製方法を得ることを目的
とする。
本発明は、プラズマ気相法により反応炉内に配
設された基板上に真性又は実質的に真性の半導体
層を形成するに際し、上記半導体層を形成する前
に、前記反応炉内壁にまたは基板ホルダの表面
に、真性または実質的に真性の半導体層を形成す
ることにより、前工程で形成された半導体層中の
ＰまたはＮ型の不純物、若しくは反応炉内壁に付
着した酸素、アルカリ金属等の不純物が、新たに
形成すべき基板上の半導体層へドーピングされる
のを防止することを要旨とするものである。
設された基板上に真性又は実質的に真性の半導体
層を形成するに際し、上記半導体層を形成する前
に、前記反応炉内壁にまたは基板ホルダの表面
に、真性または実質的に真性の半導体層を形成す
ることにより、前工程で形成された半導体層中の
ＰまたはＮ型の不純物、若しくは反応炉内壁に付
着した酸素、アルカリ金属等の不純物が、新たに
形成すべき基板上の半導体層へドーピングされる
のを防止することを要旨とするものである。
本発明は、各工程の間に前の回に作られた層上
に真性または実質的に真性（以下Ｉ層という）の
コーテイング用の膜を形成する工程（この場合は
次の工程の最初に作られる膜をコーテイングして
もよい）により実質的に過去の履歴を除去してし
まう、という技術を利用したものである。
に真性または実質的に真性（以下Ｉ層という）の
コーテイング用の膜を形成する工程（この場合は
次の工程の最初に作られる膜をコーテイングして
もよい）により実質的に過去の履歴を除去してし
まう、という技術を利用したものである。
Ｉ層を形成する前に反応炉内壁または基板ホル
ダーの表面にＩ型の半導体層を形成するのは、前
の工程（例えばＰまたはＮ型の半導体層の形成工
程）の後に反応炉内壁または基板ホルダの表面に
付着している不純物（例えば導電型を付与する不
純物、酸素、アルカリ金属）が、Ｉ層の形成の再
にスパツタされて反応炉内壁または基板ホルダー
の表面より再放出され、Ｉ層中にドーピングされ
てしまうことを防ぐためである。
ダーの表面にＩ型の半導体層を形成するのは、前
の工程（例えばＰまたはＮ型の半導体層の形成工
程）の後に反応炉内壁または基板ホルダの表面に
付着している不純物（例えば導電型を付与する不
純物、酸素、アルカリ金属）が、Ｉ層の形成の再
にスパツタされて反応炉内壁または基板ホルダー
の表面より再放出され、Ｉ層中にドーピングされ
てしまうことを防ぐためである。
予め反応炉内壁または基板ホルダにＩ層を形成
する再には、その厚さを0.2〜2μｍの厚さに形成
させ、コーテイングしてしまうのが効果的であ
る。
する再には、その厚さを0.2〜2μｍの厚さに形成
させ、コーテイングしてしまうのが効果的であ
る。
本発明を利用して作製する半導体装置として
は、基板上に少なくともひとつの接合特にPIN、
PI、NI接合を有する半導体装置を挙げることが
できる。
は、基板上に少なくともひとつの接合特にPIN、
PI、NI接合を有する半導体装置を挙げることが
できる。
以下実施例を示し、本発明を用いた例を示す。
実施例 １
第１図に本実施例で用いた半導体層作製装置の
概要を示す。
概要を示す。
第１図に示す装置は、基板１、基板ホルダ２、
基板ホルダ２を支えるジグ３、電磁エネルギを供
給するための電源４、加熱用の電気炉５、排気口
６、気体導入口７、混合室８、一対の電極９並び
に１０、バルブ１１並びに１９、ロータリーポン
プ１２、ヘリユーム導入系１３、ジボラン導入系
１４、フオスフイン導入系１５、シラン導入系１
６、フツ化物気体導入系１７、流量計１８、
TMS（テトラメチルシラン）２０、TMSの容器
２１、電子恒温槽２２、バルブ２３、反応筒２
５、励起室２６、別室２９、入口３０、気体導入
系３１、バルブ３２、ロータリーポンプ３３、開
閉とびら３４、ミキサ用混合板３５を有してい
る。
基板ホルダ２を支えるジグ３、電磁エネルギを供
給するための電源４、加熱用の電気炉５、排気口
６、気体導入口７、混合室８、一対の電極９並び
に１０、バルブ１１並びに１９、ロータリーポン
プ１２、ヘリユーム導入系１３、ジボラン導入系
１４、フオスフイン導入系１５、シラン導入系１
６、フツ化物気体導入系１７、流量計１８、
TMS（テトラメチルシラン）２０、TMSの容器
２１、電子恒温槽２２、バルブ２３、反応筒２
５、励起室２６、別室２９、入口３０、気体導入
系３１、バルブ３２、ロータリーポンプ３３、開
閉とびら３４、ミキサ用混合板３５を有してい
る。
また第２図は第１図の図面における排気口６方
向からみた基板１の配置と電極９，１０との位置
的関係を示したものである。
向からみた基板１の配置と電極９，１０との位置
的関係を示したものである。
本実施例は、PINの順序にて積層形成せしめ、
これを繰り返し、安定して作製することを目的と
するものである。
これを繰り返し、安定して作製することを目的と
するものである。
本実施例においては、半導体として珪素半導体
を形成し、珪素半導体を形成する出発材料である
反応性気体に３価の不純物であるＢ、Al、Ga、
Inを含む不純物気体例えばジボラン（B2H6）を
添加することによりＰ型の半導体層を形成し、ま
た５価の不純物を含む不純物気体例えばフオスヒ
ン（PH3）またはアルシン（AsH3）を漸次添加
することによつて、Ｎ型の半導体層を形成した。
を形成し、珪素半導体を形成する出発材料である
反応性気体に３価の不純物であるＢ、Al、Ga、
Inを含む不純物気体例えばジボラン（B2H6）を
添加することによりＰ型の半導体層を形成し、ま
た５価の不純物を含む不純物気体例えばフオスヒ
ン（PH3）またはアルシン（AsH3）を漸次添加
することによつて、Ｎ型の半導体層を形成した。
また反応性気体として、炭素−珪素結合を有す
る材料であるテトラメチルシラン（Si（CH3）4）
（単にTMSという）、テトラエチルシラン（Si
（C2H5）4）、Si（CH3）xCl4-x（１≦ｘ≦３）、Si
（CH3）xH4-x（１≦ｘ≦３）等の反応性気体を用
いることもできる。
る材料であるテトラメチルシラン（Si（CH3）4）
（単にTMSという）、テトラエチルシラン（Si
（C2H5）4）、Si（CH3）xCl4-x（１≦ｘ≦３）、Si
（CH3）xH4-x（１≦ｘ≦３）等の反応性気体を用
いることもできる。
炭素を得ようとする時は、アセチレン（C2H2）
またはエチレン（C2H4）を主として用いればよ
い。
またはエチレン（C2H4）を主として用いればよ
い。
こうすることにより、炭化珪素（SixC1-x）
（０≦ｘ＜0.5）または炭素(C)（これらを合わせる
とSixC1-x（０≦ｘ＜0.5）と示すことができるた
め、以下炭化珪素という時はSixC1-x（０≦ｘ＜
0.5）を意味するものとする）を作製することが
できる。
（０≦ｘ＜0.5）または炭素(C)（これらを合わせる
とSixC1-x（０≦ｘ＜0.5）と示すことができるた
め、以下炭化珪素という時はSixC1-x（０≦ｘ＜
0.5）を意味するものとする）を作製することが
できる。
さらにここに３価または５価の不純物を添加し
て被形成面よりＰ型、Ｉ型（真性またはオートド
ーピング等を含む人為的に不純物を添加しない実
質的に真性）さらにＮ型の半導体または半絶縁体
を作製することができる。
て被形成面よりＰ型、Ｉ型（真性またはオートド
ーピング等を含む人為的に不純物を添加しない実
質的に真性）さらにＮ型の半導体または半絶縁体
を作製することができる。
第１図において被形成面を有する基板１は角型
の石英ホルダ２にて保持され、図面では７段２列
計14枚の構成をさせている。基板１およびホルダ
２は反応炉の前方の別室２９に入口３０より予め
配置され、バルブ３２、ロータリーポンプ３３に
より真空引きがなされる。さらに開閉扉３４を開
けて、反応炉内に自動送り装置により移動させら
れ、さらにミキサー用混合板３５も同時に配置さ
れる。これらは反応炉、別室ともに真空状態にお
いてなされ、反応炉内に酸素（空気）が少しでも
混入しないように努めた。さらに開閉扉３４を閉
じたことにより、図面の如く電極９，１０）の間
に基板を配置した。
の石英ホルダ２にて保持され、図面では７段２列
計14枚の構成をさせている。基板１およびホルダ
２は反応炉の前方の別室２９に入口３０より予め
配置され、バルブ３２、ロータリーポンプ３３に
より真空引きがなされる。さらに開閉扉３４を開
けて、反応炉内に自動送り装置により移動させら
れ、さらにミキサー用混合板３５も同時に配置さ
れる。これらは反応炉、別室ともに真空状態にお
いてなされ、反応炉内に酸素（空気）が少しでも
混入しないように努めた。さらに開閉扉３４を閉
じたことにより、図面の如く電極９，１０）の間
に基板を配置した。
第１図は、反応系を上方より眺めた構造を示し
たものであり、基板１は互いに裏面を合わせて垂
直に配置させている。かくの如く重力を利用して
フレイクを下部に除去することは、量産歩留まり
を考慮するのに有用である。さらにこの基板１を
折入させた反応炉２５には、この基板に垂直また
は平行（特に平行にすると膜の均一性が得やす
い）に電磁エネルギの電界が第２図ＡまたはＢ特
にＢの如くに加わるように一対の電極９，１０を
上下または左右に配置して設けた。この電極の外
側に電気炉５が設けられており、基板１が100〜
400℃代表的には300℃に加熱することができる。
たものであり、基板１は互いに裏面を合わせて垂
直に配置させている。かくの如く重力を利用して
フレイクを下部に除去することは、量産歩留まり
を考慮するのに有用である。さらにこの基板１を
折入させた反応炉２５には、この基板に垂直また
は平行（特に平行にすると膜の均一性が得やす
い）に電磁エネルギの電界が第２図ＡまたはＢ特
にＢの如くに加わるように一対の電極９，１０を
上下または左右に配置して設けた。この電極の外
側に電気炉５が設けられており、基板１が100〜
400℃代表的には300℃に加熱することができる。
反応性気体は水素またはヘリウムのキヤリアガ
ス例えばヘリウムを１３より、３価の不純物であ
るジボランを１４より、５価の不純物であるフオ
スヒンを１５より、４価の添加物である珪化物気
体のシランを１６より導入した。
ス例えばヘリウムを１３より、３価の不純物であ
るジボランを１４より、５価の不純物であるフオ
スヒンを１５より、４価の添加物である珪化物気
体のシランを１６より導入した。
また炭素−珪素結合を有する反応性気体TMS
２０を用いる場合は、TMSが初期状態において
液体であるため電子恒温槽２２によつて所定の温
度に制御されたステンレス容器２１にTMSを保
存して用いた。
２０を用いる場合は、TMSが初期状態において
液体であるため電子恒温槽２２によつて所定の温
度に制御されたステンレス容器２１にTMSを保
存して用いた。
このTMSは沸点が25℃であり、ロータリーポ
ンプ１２をバルブ１１をへて排気させ、反応炉内
を0.01〜10torr特に0.02〜0.4torrに保持させた。
こうすることにより、１気圧より低い圧力により
結果として特に加熱しなくともTMSを気化させ
ることができる。この気化したTMSを100％の濃
度で流量計を介して反応炉に導入することは、従
来の如く容器２１をバブルして反応性気体を放出
するやり方に比較して、その流量制御が精度よく
可能であるという特徴を有する。
ンプ１２をバルブ１１をへて排気させ、反応炉内
を0.01〜10torr特に0.02〜0.4torrに保持させた。
こうすることにより、１気圧より低い圧力により
結果として特に加熱しなくともTMSを気化させ
ることができる。この気化したTMSを100％の濃
度で流量計を介して反応炉に導入することは、従
来の如く容器２１をバブルして反応性気体を放出
するやり方に比較して、その流量制御が精度よく
可能であるという特徴を有する。
また流量計が詰まつた場合は、図面において２
４よりヘリウムを導入した。
４よりヘリウムを導入した。
また反応筒２５またはホルダ２の内壁または表
面に付着した反応生成物を除去する場合は１７よ
り弗素化合物気体であるCF4または酸素との混合
気体CF4＋O2（２〜５％）を導入し、電磁エネル
ギを加えてフツ素ラジカル、酸素ラジカルを発生
させて気相エツチングを施した。
面に付着した反応生成物を除去する場合は１７よ
り弗素化合物気体であるCF4または酸素との混合
気体CF4＋O2（２〜５％）を導入し、電磁エネル
ギを加えてフツ素ラジカル、酸素ラジカルを発生
させて気相エツチングを施した。
本実施例におけるプラズマ放電においては、反
応性気体が混合室８をへて混合された後、励起室
２６において分解または反応をおこせしめた。
応性気体が混合室８をへて混合された後、励起室
２６において分解または反応をおこせしめた。
電磁エネルギは電源４より一対の電極９並びに
１０を経て、直流または高周波を印加した。
１０を経て、直流または高周波を印加した。
本実施例における膜形成においては、PIN接
合、PI、NI接合、PINPIN接合等をその必要に
応じて、必要な厚さに基板上に漸次積層して形成
させた。
合、PI、NI接合、PINPIN接合等をその必要に
応じて、必要な厚さに基板上に漸次積層して形成
させた。
このようにして被形成面上に膜を形成した後、
反応性気体を反応筒より十分にパージし、開閉扉
３４を開け、ミキサ用混合板３５、ジグ３上の基
板を別室２９に自動引き出し管より反応筒および
別室をともに真空（0.01torr以下）にして移動さ
せた。さらに開閉扉３４を閉じた後、別室に３１
よりバルブを開けて空気を充填し大気圧とした
後、外部にジグおよび膜の形成された基板を取り
出した。
反応性気体を反応筒より十分にパージし、開閉扉
３４を開け、ミキサ用混合板３５、ジグ３上の基
板を別室２９に自動引き出し管より反応筒および
別室をともに真空（0.01torr以下）にして移動さ
せた。さらに開閉扉３４を閉じた後、別室に３１
よりバルブを開けて空気を充填し大気圧とした
後、外部にジグおよび膜の形成された基板を取り
出した。
以上の実施例より明らかな如く、本実施例にお
いては反応性気体をミキサ８にて混合した後、排
気口６に層状（ミクロにはプラズマ化された状態
ではランダム運動をしていた）に流し、この流れ
に平行に基板を配置して被形成面上にその膜厚が
±５％以内のバラツキで0.1〜3μｍの厚さに膜を
形成せしめた。
いては反応性気体をミキサ８にて混合した後、排
気口６に層状（ミクロにはプラズマ化された状態
ではランダム運動をしていた）に流し、この流れ
に平行に基板を配置して被形成面上にその膜厚が
±５％以内のバラツキで0.1〜3μｍの厚さに膜を
形成せしめた。
第２図は、第１図の図面における排気口６方向
よりみた基板１の配置と電極９，１０との関係を
示すものである。図面においてＡは基板を水平に
配置し、電極９，１０を水平方向に配置したもの
である。この場合一度に導入できる基板の枚数を
増やすことができる。
よりみた基板１の配置と電極９，１０との関係を
示すものである。図面においてＡは基板を水平に
配置し、電極９，１０を水平方向に配置したもの
である。この場合一度に導入できる基板の枚数を
増やすことができる。
第２図Ｂは電極９，１０と基板１とをともに垂
直にしたもので、基板の配置数がＡの２倍にな
る。
直にしたもので、基板の配置数がＡの２倍にな
る。
第４図Ｂは、Ｐ型の珪素半導体を作る工程の後
に、Ｉ型の珪素半導体を作つた場合におけるＩ型
珪素半導体の電気伝導度の値を示すものである。
に、Ｉ型の珪素半導体を作つた場合におけるＩ型
珪素半導体の電気伝導度の値を示すものである。
前工程でＰ型半導体を作り、本発明方法の中間
処理法（Ｉ層の反応炉またはホルダへのコーテイ
ング）を行わない場合、Ｐ型の珪素半導体上に形
成されたＩ型の珪素半導体のAMIの光照射にお
ける電気伝導度（光伝導度）は第４図Ｂの６５で
示され、暗伝導度は６４で示される。
処理法（Ｉ層の反応炉またはホルダへのコーテイ
ング）を行わない場合、Ｐ型の珪素半導体上に形
成されたＩ型の珪素半導体のAMIの光照射にお
ける電気伝導度（光伝導度）は第４図Ｂの６５で
示され、暗伝導度は６４で示される。
第４図Ｂを見れば明らかなように、作製工程の
毎に電気伝導度は102のオーダーで大きくばらつ
くことがわかる。
毎に電気伝導度は102のオーダーで大きくばらつ
くことがわかる。
他方本発明の前処理をおこなつた場合、光伝導
度７０、暗伝導度７０′が得られた。また一連の
作製工程毎の中間処理を行つた場合は、光伝導度
のプロツト点として６２、暗伝導度のプロツト点
として６３が得られた。
度７０、暗伝導度７０′が得られた。また一連の
作製工程毎の中間処理を行つた場合は、光伝導度
のプロツト点として６２、暗伝導度のプロツト点
として６３が得られた。
上記のデータを見れば明らかなように、本発明
の構成を採用することにより、Ｉ層中への不本意
な不純物ドーピングを抑えることができ、しかも
半導体装置の作製毎における特性のばらつきも小
さくできる。
の構成を採用することにより、Ｉ層中への不本意
な不純物ドーピングを抑えることができ、しかも
半導体装置の作製毎における特性のばらつきも小
さくできる。
この参考例は、本発明の真性または実質的に真
性の半導体層（Ｉ層）の代わりに、炭化珪素の層
をコーテイング層として用い、また半導体装置を
作製する毎に、反応炉内壁およびホルダーにコー
テイング用の半導体被膜を形成した例である。
性の半導体層（Ｉ層）の代わりに、炭化珪素の層
をコーテイング層として用い、また半導体装置を
作製する毎に、反応炉内壁およびホルダーにコー
テイング用の半導体被膜を形成した例である。
また本参考例においては、第１図に示すプラズ
マ気相反応装置を用いた。
マ気相反応装置を用いた。
第３図は本参考例における半導体層の作製にお
ける操作手順チヤートを示したものである。
ける操作手順チヤートを示したものである。
図面において“０”で示される４９は反応炉の
真空引きによる0.01torr以下に保持された状態を
示す。
真空引きによる0.01torr以下に保持された状態を
示す。
“１”で示される４０は反応炉または反応筒
（以下反応炉という）およびホルダに炭素または
炭化珪素のコーテイングをする状態を示す。
（以下反応炉という）およびホルダに炭素または
炭化珪素のコーテイングをする状態を示す。
このコーテイングの詳細を第３図Ｂ，Ｃに示
す。
す。
第３図Ｂに示されているのは、まず真空引きに
より４９で示される工程において、0.01torr以下
の状態を10〜30分保持し、その後５０で示される
工程で、水素を導入し、電磁エネルギを０〜30
分、30〜50Wの出力で加えることによりプラズマ
クリーニングを行い、反応筒およびホルダに吸着
している、水分、酸素を除去する。
より４９で示される工程において、0.01torr以下
の状態を10〜30分保持し、その後５０で示される
工程で、水素を導入し、電磁エネルギを０〜30
分、30〜50Wの出力で加えることによりプラズマ
クリーニングを行い、反応筒およびホルダに吸着
している、水分、酸素を除去する。
さらにその水素を除去した後、５１で示される
工程でヘリウムを導入し、電磁エネルギを30〜
50Wの出力で10〜30分加えることによりこのヘリ
ウムをプラズマ化し、さらに表面の水素を除去し
た。
工程でヘリウムを導入し、電磁エネルギを30〜
50Wの出力で10〜30分加えることによりこのヘリ
ウムをプラズマ化し、さらに表面の水素を除去し
た。
５０における水素プラズマ発生においては、水
素中に１〜５％の濃度でHClまたはClを添加する
と、塩素ラジカルが同時に発生し、このラジカル
が石英等ホルダの内側に存在しているナトリウム
の如きアルカリ金属を吸いだす作用を有するの
で、バツクグラウンドレベルでのナトリウム、水
分、酸素の濃度を形成された膜中にて1014cm-3以
下にすることができる。
素中に１〜５％の濃度でHClまたはClを添加する
と、塩素ラジカルが同時に発生し、このラジカル
が石英等ホルダの内側に存在しているナトリウム
の如きアルカリ金属を吸いだす作用を有するの
で、バツクグラウンドレベルでのナトリウム、水
分、酸素の濃度を形成された膜中にて1014cm-3以
下にすることができる。
この塩素を添加した場合、さらにこの壁面に残
留吸着した塩素を除去するため５１の不活性気体
によるスパツタリングによる除去も有効である。
留吸着した塩素を除去するため５１の不活性気体
によるスパツタリングによる除去も有効である。
かかる反応炉は内壁を十分プラズマクリーニン
グすることにより、この反応炉の内壁に吸着した
不純物が後のプラズマ気相反応において放出され
ることを低減することができる。
グすることにより、この反応炉の内壁に吸着した
不純物が後のプラズマ気相反応において放出され
ることを低減することができる。
上記工程の後、反応炉内部を真空引きし、炭化
物気体であるエチレンまたは炭化珪素化合物であ
るTMSを導入し、プラズマエネルギにより分解
して、反応炉内壁およびホルダに0.1〜2μｍ代表
的には0.2〜0.5μｍの厚さに炭化珪素膜を形成し
た。これらの膜形成をさせる際、高い電磁エネル
ギが加わる領域即ちスパツタ効果によつて不純物
が再放出されやすい領域には特に厚くつき成膜が
行われるので、二重に好ましい結果をもたらし
た。かかる複雑な前処理工程を行わない場合であ
つても、第３図Ｃに示す如く４９で示される真空
引きの後、５２において炭素または炭化珪素を反
応炉およびホルダの内壁に0.1〜2μｍコーテイン
グすることによつて、反応炉内壁さらにはホルダ
よりの酸素、アルカリ金属の再放出を防ぐことが
でき有効である。
物気体であるエチレンまたは炭化珪素化合物であ
るTMSを導入し、プラズマエネルギにより分解
して、反応炉内壁およびホルダに0.1〜2μｍ代表
的には0.2〜0.5μｍの厚さに炭化珪素膜を形成し
た。これらの膜形成をさせる際、高い電磁エネル
ギが加わる領域即ちスパツタ効果によつて不純物
が再放出されやすい領域には特に厚くつき成膜が
行われるので、二重に好ましい結果をもたらし
た。かかる複雑な前処理工程を行わない場合であ
つても、第３図Ｃに示す如く４９で示される真空
引きの後、５２において炭素または炭化珪素を反
応炉およびホルダの内壁に0.1〜2μｍコーテイン
グすることによつて、反応炉内壁さらにはホルダ
よりの酸素、アルカリ金属の再放出を防ぐことが
でき有効である。
第３図Ａに示されるのは、半導体装置の作製の
工程である。
工程である。
第３図Ａには、基板のコーテイング、４１で示
される系の真空引き、４２で示されるＰ型半導体
の作製、４３で示されるＩ型半導体層の作製、４
４で示されるＮ型半導体の作製を行い、４８で示
される一連の工程で第１の装置を作製する工程が
示されている。
される系の真空引き、４２で示されるＰ型半導体
の作製、４３で示されるＩ型半導体層の作製、４
４で示されるＮ型半導体の作製を行い、４８で示
される一連の工程で第１の装置を作製する工程が
示されている。
この第１の装置は前記したPI、NI、PIN、PN
等の接合を少なくとも１つ有するデイバイス設計
仕様によつて作られなければならないことはいう
までもない。
等の接合を少なくとも１つ有するデイバイス設計
仕様によつて作られなければならないことはいう
までもない。
さらにこの後、この系に対し、反応炉のみまた
はこの反応炉とホルダとが挿入設置された反応系
に対し４６で示される工程で、Ｉ型半導体層また
は４２の工程で形成された層と同じ層をコーテイ
ングすることにより、前の装置作製の際用いられ
た工程４４の履歴が次のランに対して影響を与え
ないようにした。
はこの反応炉とホルダとが挿入設置された反応系
に対し４６で示される工程で、Ｉ型半導体層また
は４２の工程で形成された層と同じ層をコーテイ
ングすることにより、前の装置作製の際用いられ
た工程４４の履歴が次のランに対して影響を与え
ないようにした。
その詳細を第３図Ｂ，Ｃ，Ｄ，Ｅに示す。
即ち第３図Ｂは前記した前処理と同じく４９で
示される真空引き、５０で示される水素プラズマ
放電、５１で示されるヘリウムプラズマ処理、５
２で示される半導体装置を作製するランの最初の
工程の半導体層を形成する工程を有する。
示される真空引き、５０で示される水素プラズマ
放電、５１で示されるヘリウムプラズマ処理、５
２で示される半導体装置を作製するランの最初の
工程の半導体層を形成する工程を有する。
しかしこの５０，５１で示される工程の代わり
として、一般にはＣの５２で示される反応炉内壁
およびホルダへの0.1〜2μｍの厚さの半導体層の
形成で十分であつた。
として、一般にはＣの５２で示される反応炉内壁
およびホルダへの0.1〜2μｍの厚さの半導体層の
形成で十分であつた。
またこの前の装置の作製でのランの履歴をなく
すため、Ｄ，Ｅに示すプラズマエツチング工程を
行つてもよい。すなわち第３図Ｂに示されるの
は、４９で示される真空引き、５３で示される
CF4またはCF4＋Ｏ（約５％）による20分〜１時間
のプラズマエツチングの工程である。
すため、Ｄ，Ｅに示すプラズマエツチング工程を
行つてもよい。すなわち第３図Ｂに示されるの
は、４９で示される真空引き、５３で示される
CF4またはCF4＋Ｏ（約５％）による20分〜１時間
のプラズマエツチングの工程である。
さらに真空引きをしてその後Ｃ、Ｆの残留物を
除去するため５０で示される水素プラズマ処理を
10〜30分行い、さらに0.05〜0.5μｍの厚さにＩ型
または次の工程の最初のランの半導体層と同様の
導電型、成分の半導体層の作製を行う方法が、最
も徹底して再現性を保証することができる処理方
法である。
除去するため５０で示される水素プラズマ処理を
10〜30分行い、さらに0.05〜0.5μｍの厚さにＩ型
または次の工程の最初のランの半導体層と同様の
導電型、成分の半導体層の作製を行う方法が、最
も徹底して再現性を保証することができる処理方
法である。
簡単な方法としてはＥに示す４９の真空引き、
５３のプラズマエツチング、５０の残部吸着ガス
の除去を行うだけの工程でもよい。
５３のプラズマエツチング、５０の残部吸着ガス
の除去を行うだけの工程でもよい。
以上のような処理を行うことにより、第１図Ａ
に示す、第１の半導体装置の作製４８の最後工程
４４と次の工程４８′の最初の工程４２′との間
で、ＰまたはＮ型の不純物が互いに混入する可能
性を除去することができた。
に示す、第１の半導体装置の作製４８の最後工程
４４と次の工程４８′の最初の工程４２′との間
で、ＰまたはＮ型の不純物が互いに混入する可能
性を除去することができた。
以上の本参考例において作製した半導体装置を
評価した結果を第４図Ａに示す。
評価した結果を第４図Ａに示す。
第４図Ａに示す半導体装置は、光電変換装置で
あり、以下の構成を有している。
あり、以下の構成を有している。
この光電変換装置は、基板として金属例えばス
テンレス基板または透光性基板であるガラス基板
を用い、このガラス基板上にITOを500〜2000Å
形成し、さらにこの上に酸化スズまたは酸化アン
チモンを100〜500Åの厚さに形成させた多重膜の
電極を有している。
テンレス基板または透光性基板であるガラス基板
を用い、このガラス基板上にITOを500〜2000Å
形成し、さらにこの上に酸化スズまたは酸化アン
チモンを100〜500Åの厚さに形成させた多重膜の
電極を有している。
前記多重膜の電極上にＰ型炭素を主成分とする
炭化珪素（SixC1-X ０≦Ｘ≦１）（例えばＸ＝
0.3〜0.5）を100〜300Åの厚さに、またこの上面
に真性または実質的に真性のアモルフアスまたは
セミアモルフアスの珪素半導体を0.4〜0.7μｍの
厚さに、さらにこの上面にＮ型炭素を主成分とす
る炭化珪素（SixC1-X ０≦Ｘ≦１）（例えばＸ
＝0.3〜0.5）を100〜300Åの厚さに形成し、PIN
構造を有せしめた。
炭化珪素（SixC1-X ０≦Ｘ≦１）（例えばＸ＝
0.3〜0.5）を100〜300Åの厚さに、またこの上面
に真性または実質的に真性のアモルフアスまたは
セミアモルフアスの珪素半導体を0.4〜0.7μｍの
厚さに、さらにこの上面にＮ型炭素を主成分とす
る炭化珪素（SixC1-X ０≦Ｘ≦１）（例えばＸ
＝0.3〜0.5）を100〜300Åの厚さに形成し、PIN
構造を有せしめた。
このＰ、Ｉ、Ｎ型半導体の作製工程は、第３図
Ａのチヤートにおける４２（Ｐ型）、４３（Ｉ
型）、４４（Ｎ型）……に対応させた。
Ａのチヤートにおける４２（Ｐ型）、４３（Ｉ
型）、４４（Ｎ型）……に対応させた。
さらにこの後ITOを600〜800Åの厚さにまたは
アルミニウム金属膜を真空蒸着法で形成して光電
変換装置を完成させたものである。
アルミニウム金属膜を真空蒸着法で形成して光電
変換装置を完成させたものである。
上記光電装置の変換効率を第４図Ａに示す。
１cm2のセルの大きさでAM1（100ｍＷ／cm2）の
条件にて前処理（第３図Ａの４０の工程）をいれ
ない場合、第４図のＡの７１で示される如く３％
の変換効率しか有していなかつたものが、第３図
Ａの４０で示される前処理を行うと第４図Ａの７
０で示される高い変換効率を実現することができ
た。
条件にて前処理（第３図Ａの４０の工程）をいれ
ない場合、第４図のＡの７１で示される如く３％
の変換効率しか有していなかつたものが、第３図
Ａの４０で示される前処理を行うと第４図Ａの７
０で示される高い変換効率を実現することができ
た。
さらに第３図Ａの４６で示される半導体装置を
作製する一連の工程の間に行われる４６の工程を
加えることによりラン（製造日毎）の効率の変化
も６０で示されるようになり、上記４６の工程を
加えない場合の６１に比較してそのバラツキを抑
えることができた。
作製する一連の工程の間に行われる４６の工程を
加えることによりラン（製造日毎）の効率の変化
も６０で示されるようになり、上記４６の工程を
加えない場合の６１に比較してそのバラツキを抑
えることができた。
さらにこのセル面積を100cm2にすると、従来は
０〜３％の変換効率しか有していなかつたのに対
して、本参考例においては７〜９％の効率を得る
ことができた。
０〜３％の変換効率しか有していなかつたのに対
して、本参考例においては７〜９％の効率を得る
ことができた。
本参考例は、同一反応炉を用いて光電変換装置
または発光素子のみならず、電界効果半導体装
置、フオトセンサアレー等の各種の半導体装置を
作製する上にきわめて重要な製造装置および製造
方法を提供したものであり、これにより従来縦型
のプラズマCVD装置にて10cm平方を４枚作ると
同じ時間で、100〜500枚の基板上に非単結晶半導
体膜を作ることができ、きわめて多量生産向きで
ある。
または発光素子のみならず、電界効果半導体装
置、フオトセンサアレー等の各種の半導体装置を
作製する上にきわめて重要な製造装置および製造
方法を提供したものであり、これにより従来縦型
のプラズマCVD装置にて10cm平方を４枚作ると
同じ時間で、100〜500枚の基板上に非単結晶半導
体膜を作ることができ、きわめて多量生産向きで
ある。
本参考例においては炭化珪素（SixC1-X ０≦
Ｘ＜0.5）を中心として記した。
Ｘ＜0.5）を中心として記した。
本参考例は、第１図に示す横型のプラズマ
CVD装置を中心として示した。しかしその電極
の作り方を誘電型としたり、またアーク放電を利
用するプラズマCVD装置であつても有効である。
また縦型、縦横型のベルジヤー型のプラズマ
CVD装置であつても同様に適用することができ
る。
CVD装置を中心として示した。しかしその電極
の作り方を誘電型としたり、またアーク放電を利
用するプラズマCVD装置であつても有効である。
また縦型、縦横型のベルジヤー型のプラズマ
CVD装置であつても同様に適用することができ
る。
本発明の構成である、基板上に真性または実質
的に真性な半導体層を形成する前に、予め反応炉
内壁または基板ホルダに真性または実質的に真性
な半導体層を形成しておくことにより、基板上に
形成される真性または実質的に真性な半導体層中
に不純物が混入することを防ぐことができ、製造
毎にばらつきや不良を低減することができた。
的に真性な半導体層を形成する前に、予め反応炉
内壁または基板ホルダに真性または実質的に真性
な半導体層を形成しておくことにより、基板上に
形成される真性または実質的に真性な半導体層中
に不純物が混入することを防ぐことができ、製造
毎にばらつきや不良を低減することができた。
第１図は実施例で用いた半導体層作製装置であ
る。第２図は第１図の一部を示す。第３図は第１
図の装置を用い、参考例におけるプラズマ気相法
を用いるチヤートである。第４図Ａは第３図のチ
ヤートに従つて得られた光電変換装置の効率およ
びＢは本発明方法のドーピング防止効果を示す他
の資料である。 １……基板、２……ホルダ、３……ジグ、４…
…電源、５……電気炉、６……排気口、７……気
体導入口、８……混合室、９，１０……電極、１
１，１９……バルブ、１２……ロータリーポン
プ、１３……ヘリユーム導入系、１４……ジボラ
ン導入系、１５……フオスフイン導入系、１６…
…シラン導入系、１７……フツ化物導入系、１８
……流量系、２０……TMS、２１……容器、２
２……電子恒温層、２５……反応筒、２６……励
起室、２９……別室、３１……気体導入系、３２
……バルブ、３３……ロータリーポンプ、３４…
…開閉扉、３５……ミキサ用混合板。
る。第２図は第１図の一部を示す。第３図は第１
図の装置を用い、参考例におけるプラズマ気相法
を用いるチヤートである。第４図Ａは第３図のチ
ヤートに従つて得られた光電変換装置の効率およ
びＢは本発明方法のドーピング防止効果を示す他
の資料である。 １……基板、２……ホルダ、３……ジグ、４…
…電源、５……電気炉、６……排気口、７……気
体導入口、８……混合室、９，１０……電極、１
１，１９……バルブ、１２……ロータリーポン
プ、１３……ヘリユーム導入系、１４……ジボラ
ン導入系、１５……フオスフイン導入系、１６…
…シラン導入系、１７……フツ化物導入系、１８
……流量系、２０……TMS、２１……容器、２
２……電子恒温層、２５……反応筒、２６……励
起室、２９……別室、３１……気体導入系、３２
……バルブ、３３……ロータリーポンプ、３４…
…開閉扉、３５……ミキサ用混合板。
Claims (1)
- １ プラズマ気相法により反応炉内に配設された
基板上に真性又は実質的に真性の半導体層を形成
するに際し、上記半導体層を形成する前に、前記
反応炉内壁または基板ホルダの表面に、真性また
は実質的に真性の半導体層を形成することによ
り、前工程で形成された半導体層中のＰまたはＮ
型の不純物、若しくは反応炉内壁に付着した酸
素、アルカリ金属等の不純物が、新たに形成すべ
き基板上の半島体層中へ混入するのを防止するこ
とを特徴とする半導体層の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191268A JPS5892218A (ja) | 1981-11-28 | 1981-11-28 | 半導体装置作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191268A JPS5892218A (ja) | 1981-11-28 | 1981-11-28 | 半導体装置作製方法 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1219302A Division JPH02119126A (ja) | 1989-08-25 | 1989-08-25 | 半導体装置作製方法 |
| JP3169305A Division JP2573108B2 (ja) | 1991-06-14 | 1991-06-14 | プラズマ処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5892218A JPS5892218A (ja) | 1983-06-01 |
| JPH0512850B2 true JPH0512850B2 (ja) | 1993-02-19 |
Family
ID=16271712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56191268A Granted JPS5892218A (ja) | 1981-11-28 | 1981-11-28 | 半導体装置作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892218A (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346716B1 (en) | 1982-12-23 | 2002-02-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor material having particular oxygen concentration and semiconductor device comprising the same |
| US5391893A (en) * | 1985-05-07 | 1995-02-21 | Semicoductor Energy Laboratory Co., Ltd. | Nonsingle crystal semiconductor and a semiconductor device using such semiconductor |
| JPS59115574A (ja) | 1982-12-23 | 1984-07-04 | Semiconductor Energy Lab Co Ltd | 光電変換装置作製方法 |
| US6664566B1 (en) | 1982-08-24 | 2003-12-16 | Semiconductor Energy Laboratory Co., Ltd. | Photoelectric conversion device and method of making the same |
| USRE37441E1 (en) | 1982-08-24 | 2001-11-13 | Semiconductor Energy Laboratory Co., Ltd. | Photoelectric conversion device |
| US5468653A (en) * | 1982-08-24 | 1995-11-21 | Semiconductor Energy Laboratory Co., Ltd. | Photoelectric conversion device and method of making the same |
| USRE38727E1 (en) | 1982-08-24 | 2005-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Photoelectric conversion device and method of making the same |
| US4727044A (en) | 1984-05-18 | 1988-02-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of making a thin film transistor with laser recrystallized source and drain |
| US7038238B1 (en) | 1985-05-07 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a non-single crystalline semiconductor layer |
| JPS61256625A (ja) * | 1985-05-08 | 1986-11-14 | Nippon Denso Co Ltd | 薄膜半導体素子の製造方法 |
| JP2726414B2 (ja) * | 1987-03-04 | 1998-03-11 | 株式会社東芝 | ケイ素系薄膜の製造方法 |
| JP2573108B2 (ja) * | 1991-06-14 | 1997-01-22 | 株式会社 半導体エネルギー研究所 | プラズマ処理方法 |
| JPH0732141B2 (ja) * | 1992-09-11 | 1995-04-10 | 株式会社半導体エネルギー研究所 | 炭素膜作製方法 |
| JP3571404B2 (ja) * | 1995-03-03 | 2004-09-29 | アネルバ株式会社 | プラズマｃｖｄ装置及びその場クリーニング後処理方法 |
| US5599732A (en) * | 1995-08-21 | 1997-02-04 | Northwestern University | Method for growing III-V semiconductor films using a coated reaction chamber |
| US6020035A (en) | 1996-10-29 | 2000-02-01 | Applied Materials, Inc. | Film to tie up loose fluorine in the chamber after a clean process |
| TW460943B (en) * | 1997-06-11 | 2001-10-21 | Applied Materials Inc | Reduction of mobile ion and metal contamination in HDP-CVD chambers using chamber seasoning film depositions |
| US6589868B2 (en) | 2001-02-08 | 2003-07-08 | Applied Materials, Inc. | Si seasoning to reduce particles, extend clean frequency, block mobile ions and increase chamber throughput |
| JP4170120B2 (ja) | 2003-03-19 | 2008-10-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7109114B2 (en) | 2004-05-07 | 2006-09-19 | Applied Materials, Inc. | HDP-CVD seasoning process for high power HDP-CVD gapfil to improve particle performance |
| WO2014050304A1 (ja) * | 2012-09-27 | 2014-04-03 | 三洋電機株式会社 | 光電変換素子とその製造方法 |
-
1981
- 1981-11-28 JP JP56191268A patent/JPS5892218A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5892218A (ja) | 1983-06-01 |
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