JPH05120144A - データ書き込み制御回路 - Google Patents
データ書き込み制御回路Info
- Publication number
- JPH05120144A JPH05120144A JP3282546A JP28254691A JPH05120144A JP H05120144 A JPH05120144 A JP H05120144A JP 3282546 A JP3282546 A JP 3282546A JP 28254691 A JP28254691 A JP 28254691A JP H05120144 A JPH05120144 A JP H05120144A
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- write
- data
- control circuit
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Abstract
(57)【要約】
【目的】 制御装置のメモリへのデータの書き込みを制
御するデータ書き込み制御回路において、メモリへのデ
ータの書き込みミスを防止できるようにする。 【構成】 ゲート回路３１には、チップセレクト信号Ｃ
Ｓ１と、フリップフロップ３３からの出力信号ＦＳ１
と、イネーブル信号ＥＳとが入力され、ゲート回路３１
は、これらの信号ＣＳ１，ＦＳ１およびＥＳが全てハイ
レベルとなったときのみチップセレクト信号ＣＳ２を不
揮発性メモリ４に送る。一方、ゲート回路３２には、ラ
イト信号ＷＲ１と、フリップフロップ３５からの出力信
号ＦＳ２と、イネーブル信号ＥＳとが入力され、ゲート
回路３２は、これらの信号ＷＲ１，ＦＳ２およびＥＳが
全てハイレベルとなったときのみライト信号ＷＲ２を不
揮発性メモリ４に送る。
御するデータ書き込み制御回路において、メモリへのデ
ータの書き込みミスを防止できるようにする。 【構成】 ゲート回路３１には、チップセレクト信号Ｃ
Ｓ１と、フリップフロップ３３からの出力信号ＦＳ１
と、イネーブル信号ＥＳとが入力され、ゲート回路３１
は、これらの信号ＣＳ１，ＦＳ１およびＥＳが全てハイ
レベルとなったときのみチップセレクト信号ＣＳ２を不
揮発性メモリ４に送る。一方、ゲート回路３２には、ラ
イト信号ＷＲ１と、フリップフロップ３５からの出力信
号ＦＳ２と、イネーブル信号ＥＳとが入力され、ゲート
回路３２は、これらの信号ＷＲ１，ＦＳ２およびＥＳが
全てハイレベルとなったときのみライト信号ＷＲ２を不
揮発性メモリ４に送る。
Description
【０００１】
【産業上の利用分野】本発明は制御装置のメモリへのデ
ータの書き込みを制御するデータ書き込み制御回路に関
し、特にＮＣ等の工作機械に使用されるデータ書き込み
制御回路に関する。
ータの書き込みを制御するデータ書き込み制御回路に関
し、特にＮＣ等の工作機械に使用されるデータ書き込み
制御回路に関する。
【０００２】
【従来の技術】従来、メモリにデータを書き込む場合に
は、ライト信号およびチップセレクト信号をメモリに供
給し、これらの信号が供給されるタイミングに合わせて
データを書き込むようにしていた。
は、ライト信号およびチップセレクト信号をメモリに供
給し、これらの信号が供給されるタイミングに合わせて
データを書き込むようにしていた。
【０００３】
【発明が解決しようとする課題】しかし、ライト信号や
チップセレクト信号等の信号は、稀に誤って出力されて
しまうことがある。従来は、これに対する防止策が設け
られていなかったので、これらの信号が誤って出力され
た場合には、メモリに誤ったデータが書き込まれてしま
うという問題があった。このようにデータが誤って書き
込まれた場合には、メモリ内のデータを全てローディン
グし直さなければならなかった。特に、不揮発性メモリ
等は、パラメータや加工プログラムの大量のデータが格
納されているので、これらを全てローディングし直すに
は、かなりの時間と労力を要していた。
チップセレクト信号等の信号は、稀に誤って出力されて
しまうことがある。従来は、これに対する防止策が設け
られていなかったので、これらの信号が誤って出力され
た場合には、メモリに誤ったデータが書き込まれてしま
うという問題があった。このようにデータが誤って書き
込まれた場合には、メモリ内のデータを全てローディン
グし直さなければならなかった。特に、不揮発性メモリ
等は、パラメータや加工プログラムの大量のデータが格
納されているので、これらを全てローディングし直すに
は、かなりの時間と労力を要していた。
【０００４】本発明はこのような点に鑑みてなされたも
のであり、メモリへのデータの書き込みミスを防止する
ことのできるデータ書き込み制御回路を提供することを
目的とする。
のであり、メモリへのデータの書き込みミスを防止する
ことのできるデータ書き込み制御回路を提供することを
目的とする。
【０００５】
【課題を解決するための手段】本発明では上記課題を解
決するために、制御装置のメモリへのデータの書き込み
を制御するデータ書き込み制御回路において、前記デー
タのアドレス信号およびライト信号を出力するプロセッ
サと、前記アドレス信号を受けて前記メモリにチップセ
レクト信号を送るアドレスデコーダと、前記ライト信号
または前記チップセレクト信号の少なくとも一方の経路
に設けられ、前記ライト信号および前記チップセレクト
信号と、すでに入力され保持されている書き込み条件信
号とが全てセットされているときのみ前記メモリに書き
込み指令信号を送るゲート回路と、を有することを特徴
とするデータ書き込み制御回路が提供される。
決するために、制御装置のメモリへのデータの書き込み
を制御するデータ書き込み制御回路において、前記デー
タのアドレス信号およびライト信号を出力するプロセッ
サと、前記アドレス信号を受けて前記メモリにチップセ
レクト信号を送るアドレスデコーダと、前記ライト信号
または前記チップセレクト信号の少なくとも一方の経路
に設けられ、前記ライト信号および前記チップセレクト
信号と、すでに入力され保持されている書き込み条件信
号とが全てセットされているときのみ前記メモリに書き
込み指令信号を送るゲート回路と、を有することを特徴
とするデータ書き込み制御回路が提供される。
【０００６】
【作用】ライト信号およびチップセレクト信号と、すで
に入力され保持されている書き込み条件信号とが全てセ
ットされているときのみ、ゲート回路を通して書き込み
指令信号がメモリに供給される。
に入力され保持されている書き込み条件信号とが全てセ
ットされているときのみ、ゲート回路を通して書き込み
指令信号がメモリに供給される。
【０００７】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は本発明の一実施例であるデータ書き込み
制御回路の構成を示す図である。このデータ書き込み制
御回路はＣＮＣ（数値制御装置）の制御装置内に設けら
れる。データ書き込み制御回路は、主にプロセッサ（Ｃ
ＰＵ）１と、アドレスコーダ２と、信号制御回路３と、
不揮発性メモリ４とから構成される。不揮発性メモリ４
には、電源バックアップされたＣＭＯＳや、ＥＥＰＲＯ
Ｍ等が使用され、ＣＮＣの電源切断後も記憶を保持でき
るようになっている。この不揮発性メモリ４には、パラ
メータ４ａおよび加工プログラム４ｂ等が格納される。
明する。図１は本発明の一実施例であるデータ書き込み
制御回路の構成を示す図である。このデータ書き込み制
御回路はＣＮＣ（数値制御装置）の制御装置内に設けら
れる。データ書き込み制御回路は、主にプロセッサ（Ｃ
ＰＵ）１と、アドレスコーダ２と、信号制御回路３と、
不揮発性メモリ４とから構成される。不揮発性メモリ４
には、電源バックアップされたＣＭＯＳや、ＥＥＰＲＯ
Ｍ等が使用され、ＣＮＣの電源切断後も記憶を保持でき
るようになっている。この不揮発性メモリ４には、パラ
メータ４ａおよび加工プログラム４ｂ等が格納される。
【０００８】不揮発性メモリ４に新しくデータを書き込
む場合には、プロセッサ１は、そのデータのアドレス信
号をアドレスバス５を介してアドレスデコーダ２に出力
する。また、プロセッサ１は、このアドレス信号を出力
するとともに、ライト信号ＷＳ１を信号制御回路３に出
力する。そして、タイミングを図ってこのライト信号Ｗ
Ｓ１の出力値をハイレベルにする。アドレスデコーダ２
は、プロセッサ１からアドレス信号を受け取ると、信号
制御回路３にチップセレクト信号ＣＳ１をハイレベルに
して出力する。
む場合には、プロセッサ１は、そのデータのアドレス信
号をアドレスバス５を介してアドレスデコーダ２に出力
する。また、プロセッサ１は、このアドレス信号を出力
するとともに、ライト信号ＷＳ１を信号制御回路３に出
力する。そして、タイミングを図ってこのライト信号Ｗ
Ｓ１の出力値をハイレベルにする。アドレスデコーダ２
は、プロセッサ１からアドレス信号を受け取ると、信号
制御回路３にチップセレクト信号ＣＳ１をハイレベルに
して出力する。
【０００９】信号制御回路３は、主に２つのゲート回路
３１，３２で構成される。ゲート回路３１には、チップ
セレクト信号ＣＳ１と、フリップフロップ３３からの出
力信号ＦＳ１と、イネーブル信号ＥＳとが入力される。
これらの信号は、通常はローレベルとなっており、ＣＮ
Ｃがそれぞれの条件に適した状態になったときにハイレ
ベルとなる。すなわち、チップセレクト信号ＣＳ１はプ
ロセッサ１からアドレス信号が出力されたときに、ま
た、出力信号ＦＳ１はフリップフロップ３３に保持され
ている値がハイレベルのときに、さらに、イネーブル信
号ＥＳは電源投入後にロジック電源（＋５Ｖ）が立ち上
がったときに、それぞれハイレベルとなる。
３１，３２で構成される。ゲート回路３１には、チップ
セレクト信号ＣＳ１と、フリップフロップ３３からの出
力信号ＦＳ１と、イネーブル信号ＥＳとが入力される。
これらの信号は、通常はローレベルとなっており、ＣＮ
Ｃがそれぞれの条件に適した状態になったときにハイレ
ベルとなる。すなわち、チップセレクト信号ＣＳ１はプ
ロセッサ１からアドレス信号が出力されたときに、ま
た、出力信号ＦＳ１はフリップフロップ３３に保持され
ている値がハイレベルのときに、さらに、イネーブル信
号ＥＳは電源投入後にロジック電源（＋５Ｖ）が立ち上
がったときに、それぞれハイレベルとなる。
【００１０】フリップフロップ３３には、ＯＲ回路３４
からの信号が入力される。このＯＲ回路３４には、２つ
のモード信号ＰＭおよびＥＭが入力される。モード信号
ＰＭは、ＣＮＣがパラメータ入力モードにセットされた
ときにハイレベルとなる。また、モード信号ＥＭは、Ｃ
ＮＣが加工プログラムのエディットモードにセットされ
たときにハイレベルとなる。これらのモード信号ＰＭ，
ＥＭのうち何れかがハイレベルとなると、フリップフロ
ップ３３にハイレベルの信号が送られる。これにより、
フリップフロップ３３はリセット信号Ｒ１が入力される
まで、ゲート回路３１に出力する信号ＦＳ１をハイレベ
ルに保持する。
からの信号が入力される。このＯＲ回路３４には、２つ
のモード信号ＰＭおよびＥＭが入力される。モード信号
ＰＭは、ＣＮＣがパラメータ入力モードにセットされた
ときにハイレベルとなる。また、モード信号ＥＭは、Ｃ
ＮＣが加工プログラムのエディットモードにセットされ
たときにハイレベルとなる。これらのモード信号ＰＭ，
ＥＭのうち何れかがハイレベルとなると、フリップフロ
ップ３３にハイレベルの信号が送られる。これにより、
フリップフロップ３３はリセット信号Ｒ１が入力される
まで、ゲート回路３１に出力する信号ＦＳ１をハイレベ
ルに保持する。
【００１１】一方、ゲート回路３２には、ライト信号Ｗ
Ｒ１と、フリップフロップ３５からの出力信号ＦＳ２
と、イネーブル信号ＥＳとが入力される。これらの信号
は、通常はローレベルとなっており、ＣＮＣがそれぞれ
の条件に適した状態になったときにハイレベルとなる。
すなわち、ライト信号ＷＲ１はプロセッサ１からアドレ
ス信号が出力されたときに、また、出力信号ＦＳ２はフ
リップフロップ３５に保持されている値がハイレベルの
ときに、それぞれハイレベルとなる。なお、イネーブル
信号ＥＳは、ゲート回路３１に入力されるものと同じも
のである。
Ｒ１と、フリップフロップ３５からの出力信号ＦＳ２
と、イネーブル信号ＥＳとが入力される。これらの信号
は、通常はローレベルとなっており、ＣＮＣがそれぞれ
の条件に適した状態になったときにハイレベルとなる。
すなわち、ライト信号ＷＲ１はプロセッサ１からアドレ
ス信号が出力されたときに、また、出力信号ＦＳ２はフ
リップフロップ３５に保持されている値がハイレベルの
ときに、それぞれハイレベルとなる。なお、イネーブル
信号ＥＳは、ゲート回路３１に入力されるものと同じも
のである。
【００１２】フリップフロップ３５には、ＯＲ回路３６
からの信号が入力される。このＯＲ回路３６には、２つ
のモード信号ＰＩおよびＥＩが入力される。モード信号
ＰＩは、パラメータのデータが入力されたときにハイレ
ベルとなる。また、モード信号ＥＩは、加工プログラム
のデータが入力されたときにハイレベルとなる。これら
のモード信号ＰＩ，ＥＩのうち何れかがハイレベルとな
ると、フリップフロップ３５にはハイレベルの信号が送
られる。フリップフロップ３５は、リセット信号Ｒ２が
入力されるまで、ゲート回路３２に出力する信号ＦＳ２
をハイレベルに保持する。
からの信号が入力される。このＯＲ回路３６には、２つ
のモード信号ＰＩおよびＥＩが入力される。モード信号
ＰＩは、パラメータのデータが入力されたときにハイレ
ベルとなる。また、モード信号ＥＩは、加工プログラム
のデータが入力されたときにハイレベルとなる。これら
のモード信号ＰＩ，ＥＩのうち何れかがハイレベルとな
ると、フリップフロップ３５にはハイレベルの信号が送
られる。フリップフロップ３５は、リセット信号Ｒ２が
入力されるまで、ゲート回路３２に出力する信号ＦＳ２
をハイレベルに保持する。
【００１３】ゲート回路３１は、入力される信号ＣＳ
１，ＦＳ１およびＥＮが全てハイレベルとなったとき
に、不揮発性メモリ４へのチップセレクト信号ＣＳ２を
ハイレベルにする。また、ゲート回路３２は、入力され
る信号ＷＲ１，ＦＳ２およびＥＮが全てハイレベルとな
ったときに、不揮発性メモリ４へのライト信号ＷＲ２を
ハイレベルにする。こうして、書き込み指令信号として
のチップセレクト信号ＣＳ２およびライト信号ＷＲ２が
共にハイレベルとなったときに、新しいデータが不揮発
性メモリ４に書き込まれる。
１，ＦＳ１およびＥＮが全てハイレベルとなったとき
に、不揮発性メモリ４へのチップセレクト信号ＣＳ２を
ハイレベルにする。また、ゲート回路３２は、入力され
る信号ＷＲ１，ＦＳ２およびＥＮが全てハイレベルとな
ったときに、不揮発性メモリ４へのライト信号ＷＲ２を
ハイレベルにする。こうして、書き込み指令信号として
のチップセレクト信号ＣＳ２およびライト信号ＷＲ２が
共にハイレベルとなったときに、新しいデータが不揮発
性メモリ４に書き込まれる。
【００１４】次に上記の各信号の時間的な変化を具体的
に説明する。図２は各信号の時間的な変化を説明するタ
イムチャートである。電源が投入されると、先ずイネー
ブル信号ＥＮが立ち上がってハイレベルになる。次にＣ
ＮＣがパラメータ入力モードかエディットモードにな
り、モード信号ＰＭ，ＥＭの何れかが立ち上がりハイレ
ベルになる。次に、時刻ｔ１でパラメータのデータまた
は加工プログラムのデータが入力されると、モード信号
ＰＩ，ＥＩの何れかと、アドレス信号がハイレベルにな
る。そして、少し遅れてチップセレクト信号ＣＳ１がハ
イレベルになる。これにより、ゲート回路３１の条件が
全て揃い、チップセレクト信号ＣＳ２が時刻ｔ２でハイ
レベルとなる。
に説明する。図２は各信号の時間的な変化を説明するタ
イムチャートである。電源が投入されると、先ずイネー
ブル信号ＥＮが立ち上がってハイレベルになる。次にＣ
ＮＣがパラメータ入力モードかエディットモードにな
り、モード信号ＰＭ，ＥＭの何れかが立ち上がりハイレ
ベルになる。次に、時刻ｔ１でパラメータのデータまた
は加工プログラムのデータが入力されると、モード信号
ＰＩ，ＥＩの何れかと、アドレス信号がハイレベルにな
る。そして、少し遅れてチップセレクト信号ＣＳ１がハ
イレベルになる。これにより、ゲート回路３１の条件が
全て揃い、チップセレクト信号ＣＳ２が時刻ｔ２でハイ
レベルとなる。
【００１５】また、時刻ｔ３でプロセッサ１からのライ
ト信号ＷＲ１がハイレベルになると、ゲート回路３２の
条件が全て揃い、時刻ｔ４でライト信号ＷＲ２がハイレ
ベルとなる。こうして、チップセレクト信号ＣＳ２およ
びライト信号ＷＲ２がハイレベルになったことにより、
データが不揮発性メモリ４に書き込まれる。
ト信号ＷＲ１がハイレベルになると、ゲート回路３２の
条件が全て揃い、時刻ｔ４でライト信号ＷＲ２がハイレ
ベルとなる。こうして、チップセレクト信号ＣＳ２およ
びライト信号ＷＲ２がハイレベルになったことにより、
データが不揮発性メモリ４に書き込まれる。
【００１６】このように、本実施例では、チップセレク
ト信号ＣＳ１およびライト信号ＷＲ１の経路に、それぞ
れゲート回路３１，３２を設け、複数の条件ＰＭ，Ｅ
Ｍ，ＰＩ，ＥＩおよびＥＮ等が揃った場合のみ、チップ
セレクト信号ＣＳ２およびライト信号ＷＲ２を不揮発性
メモリ４に送るようにしたので、チップセレクト信号Ｃ
Ｓ１またはライト信号ＷＲ１が誤って出力されても、デ
ータの書き込みミスが起こらない。
ト信号ＣＳ１およびライト信号ＷＲ１の経路に、それぞ
れゲート回路３１，３２を設け、複数の条件ＰＭ，Ｅ
Ｍ，ＰＩ，ＥＩおよびＥＮ等が揃った場合のみ、チップ
セレクト信号ＣＳ２およびライト信号ＷＲ２を不揮発性
メモリ４に送るようにしたので、チップセレクト信号Ｃ
Ｓ１またはライト信号ＷＲ１が誤って出力されても、デ
ータの書き込みミスが起こらない。
【００１７】なお、上記実施例では、データ書き込み制
御回路をＣＮＣに用いる例を示したが、他の装置、例え
ばロボット制御装置やＰＣ（プログラマブル・コントロ
ーラ）等にも適用できる。ただし、ロボット制御装置に
用いた場合には、不揮発性メモリ４には加工プログラム
４ｂの代わりにティーチングプログラムが、またＰＣに
用いられた場合にはシーケンスプログラムが格納され
る。
御回路をＣＮＣに用いる例を示したが、他の装置、例え
ばロボット制御装置やＰＣ（プログラマブル・コントロ
ーラ）等にも適用できる。ただし、ロボット制御装置に
用いた場合には、不揮発性メモリ４には加工プログラム
４ｂの代わりにティーチングプログラムが、またＰＣに
用いられた場合にはシーケンスプログラムが格納され
る。
【００１８】また、本実施例では、各信号がそれぞれハ
イレベルになったときを入力状態と見なしたが、これと
反対にローレベルのときを入力状態と見なすようにして
もよい。
イレベルになったときを入力状態と見なしたが、これと
反対にローレベルのときを入力状態と見なすようにして
もよい。
【００１９】
【発明の効果】以上説明したように本発明では、ライト
信号およびチップセレクト信号と、すでに入力され保持
されている書き込み条件信号とが全てセットされている
ときのみ、ゲート回路を通して書き込み指令信号をメモ
リに供給するようにしたので、ライト信号またはチップ
セレクト信号が誤って出力されてしまっても、メモリに
間違ったデータが書き込まれることを防止できる。
信号およびチップセレクト信号と、すでに入力され保持
されている書き込み条件信号とが全てセットされている
ときのみ、ゲート回路を通して書き込み指令信号をメモ
リに供給するようにしたので、ライト信号またはチップ
セレクト信号が誤って出力されてしまっても、メモリに
間違ったデータが書き込まれることを防止できる。
【図１】本発明の一実施例のデータ書き込み制御回路の
構成を示す図である。
構成を示す図である。
【図２】各信号の時間的な変化を説明するタイムチャー
トである。
トである。
１ プロセッサ（ＣＰＵ） ２ アドレスデコーダ ３ 信号制御回路 ４ 不揮発性メモリ ５ アドレスバス ３１，３２ ゲート回路 ＣＳ１，ＣＳ２ チップセレクト信号 ＷＲ１，ＷＲ２ ライト信号
Claims (7)
- 【請求項１】 制御装置のメモリへのデータの書き込み
を制御するデータ書き込み制御回路において、 前記データのアドレス信号およびライト信号を出力する
プロセッサと、 前記アドレス信号を受けて前記メモリにチップセレクト
信号を送るアドレスデコーダと、 前記ライト信号または前記チップセレクト信号の少なく
とも一方の経路に設けられ、前記ライト信号および前記
チップセレクト信号と、すでに入力され保持されている
書き込み条件信号とが全てセットされているときのみ前
記メモリに書き込み指令信号を送るゲート回路と、 を有することを特徴とするデータ書き込み制御回路。 - 【請求項２】 前記制御装置は数値制御装置であり、前
記メモリに書き込まれるデータはパラメータおよび加工
プログラムであることを特徴とする請求項１記載のデー
タ書き込み制御回路。 - 【請求項３】 前記制御装置はロボット制御装置であ
り、前記メモリに書き込まれるデータはパラメータおよ
びティーチングプログラムであることを特徴とする請求
項１記載のデータ書き込み制御回路。 - 【請求項４】 前記制御装置はＰＣ（プログラマブル・
コントローラ）であり、前記メモリに書き込まれるデー
タはパラメータおよびシーケンスプログラムであること
を特徴とする請求項１記載のデータ書き込み制御回路。 - 【請求項５】 前記書き込み条件信号はモード信号、各
データの入力信号およびイネーブル信号であることを特
徴とする請求項１記載のデータ書き込み制御回路。 - 【請求項６】 前記書き込み指令信号はチップセレクト
信号であることを特徴とする請求項１記載のデータ書き
込み制御回路。 - 【請求項７】 前記書き込み指令信号はライト信号であ
ることを特徴とする請求項１記載のデータ書き込み制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282546A JPH05120144A (ja) | 1991-10-29 | 1991-10-29 | データ書き込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282546A JPH05120144A (ja) | 1991-10-29 | 1991-10-29 | データ書き込み制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120144A true JPH05120144A (ja) | 1993-05-18 |
Family
ID=17653881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3282546A Pending JPH05120144A (ja) | 1991-10-29 | 1991-10-29 | データ書き込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798708B2 (en) * | 2002-01-30 | 2004-09-28 | Denso Corporation | Memory controller and serial memory |
-
1991
- 1991-10-29 JP JP3282546A patent/JPH05120144A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798708B2 (en) * | 2002-01-30 | 2004-09-28 | Denso Corporation | Memory controller and serial memory |
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