JPH0511552U - デイジタル式ｐｗｍ変換回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】アナログ信号をディジタル信号に変換して所定
のディジタル処理を施して得られたディジタル信号を、
ディジタル形式のまま直接パルス幅変調信号に変換し、
また駆動回路の電力損失を低減する。 【構成】サンプリングクロックＣＫ1 で規定される一定
サイクル毎に、アブソリュート・コンパレータ２２の一
方の入力端子にはディジタル処理回路１２からのディジ
タル信号が与えられ、アブソリュート・コンパレータ２
２の他方の入力端子にはバイナリ・カウンタ２４からの
所定の周期で増分するカウント値が与えられる。コンパ
レータ２２は、カウンタ２４からの各カウント値をディ
ジタル処理回路１２からのディジタル信号の値と比較
し、カウント値がディジタル信号値に達するまでは、た
とえば“Ｈ”レベル、カウント値がディジタル信号値に
達した後はたとえば“Ｌ”レベルの出力電圧を発生す
る。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ディジタル信号をパルス幅変調信号に変換するＰＷＭ変換回路に関 する。

【０００２】

【従来の技術】

アナログ信号をパルス幅変調信号に変換する場合、従来は、図１０に示すよう に演算増幅器からなるコンパレータ１００とノコギリ波発生回路１０２とを用い ている。コンパレータ１００の非反転入力端子に当該アナログ信号ＡＳが入力さ れるとともに、コンパレータ１００の反転入力端子にノコギリ波発生回路１０２ からのノコギリ波信号ＮＳが入力される。コンパレータ１００は、図１１(A) に 示すように両信号ＡＳ，ＮＳの瞬時値（アナログ値）を比較し、その大小関係に 応じて図１１(B) に示すような二値信号ＰＳを発生する。この二値信号ＰＳのＨ レベルの各パルス幅は、その立下がりエッジにおけるアナログ信号の瞬時値に比 例する。しかして、この二値信号ＰＳがパルス幅変換信号として後段の回路へ送 られる。

【０００３】 上記のようなＰＷＭ変換回路は、アナログ信号をディジタル処理する装置にお いても利用されている。図１２は従来方式によるディジタルサーボ回路の一例を 示す。このサーボ回路において、アナログ信号がＡ／Ｄ変換回路１０４でディジ タル信号に変換されてからディジタル処理回路１０６に供給され、ここでたとえ ば位相補償等のための所定のディジタル処理が行われる。ディジタル処理回路１ ０６より出力されたディジタル信号はＤ／Ａ変換回路１０８でアナログ信号に変 換され、このアナログ信号がＰＷＭ変換回路１１０によってパルス幅変調され、 そのパルス幅変調信号に応動して駆動回路１１２がたとえばソレノイド等のアク チエータ１１４を駆動する。ＰＷＭ変換回路１１０は、図１０に示すようなアナ ログ方式の回路構成である。

【０００４】

【考案が解決しようとする課題】

上述したように、従来は、ディジタル処理した信号をパルス幅変調する場合で も、Ｄ／Ａ変換回路１０８、アナログ式ＰＷＭ変換回路１１０等のアナログ回路 を設けなければならないため、回路構成が繁雑になるとともに、アナログ・ディ ジタルの変換動作が繰り返されることによって信号精度が劣化するという不具合 もあった。さらに、図１１(B) に示すような単極性（直流）のパルス幅変調信号 によってアクチエータ１１４の駆動を行うがために、駆動回路１１２における電 力の損失が大きかった。

【０００５】 本考案は、かかる問題点に鑑みてなされたもので、アナログ信号をディジタル 信号に変換して所定のディジタル処理を施して得られたディジタル信号を、ディ ジタル形式のまま直接パルス幅変調信号に変換し、また駆動回路の電力損失を低 減し、さらには駆動回路の電力利用効率を高めるようにしたディジタル式ＰＷＭ 変換回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】

上記の目的を達成するために、本考案のディジタル式ＰＷＭ変換回路は、アナ ログ信号をアナログ−ディジタル変換して所定のディジタル処理を施した結果得 られたディジタル信号をパルス幅変調信号に変換する回路において、一定サイク ル毎に所定のクロックをカウントするカウンタと、前記アナログ−ディジタル変 換を行うＡ／Ｄ変換回路に対して前記一定サイクルに等しい周期を有するサンプ リングクロックを供給する回路と、前記一定サイクルの期間中、前記ディジタル 信号の値を前記カウンタの各カウント出力値と逐次比較し、その比較結果に応じ た二値信号を出力するコンパレータとを具備する構成とした。

【０００７】 また、サーボ回路等の駆動回路における消費電力の無駄をなくすために、前記 コンパレータの二値出力信号と前記サンプリングクロックとを差動入力とする駆 動回路をさらに具備してなる構成とした。

【０００８】 さらに、サーボ回路等の駆動回路における電力利用効率を高めるため、前記コ ンパレータの二値出力信号を反転する反転回路と、前記反転回路の出力信号を前 記サンプリングクロックの２分の１周期に等しい時間だけ遅延する遅延回路と、 前記コンパレータの二値出力信号と前記遅延回路の出力信号とを差動入力とする 駆動回路とをさらに具備してなる構成とした。

【０００９】

【作用】

サンプリングクロックで規定される一定サイクル毎に、コンパレータの一方の 入力端子にはディジタル処理回路からのディジタル信号が与えられ、他方の入力 端子にはカウンタからの所定の周期で増分するカウント値が与えられる。また、 Ａ／Ｄ変換回路は、サンプリングクロック毎にアナログ信号をディジタル信号に 変換してディジタル処理回路へ与える。

【００１０】 コンパレータは、各カウント値をディジタル信号の値と比較し、カウント値が ディジタル信号値に達するまでは、たとえば“Ｈ”レベル、カウント値がディジ タル信号値に達した後は、たとえば“Ｌ”レベルの出力電圧を発生する。これに より、各サイクルにおいて、ディジタル信号値に比例した“Ｈ”パルスが得られ る。このコンパレータの二値出力信号は、ディジタル信号に対応するパルス幅変 調信号として後段の回路へ与えられる。

【００１１】 また、コンパレータの二値出力信号（パルス幅変調信号）とサンプリングクロ ックとを駆動回路に差動入力し、その差分に応じた両極性（交流）のパルス幅変 調信号を駆動信号として出力した場合は、駆動に有効な電流成分だけを駆動電流 として得ることができるので、駆動回路における電力消費効率を高めることがで きる。

【００１２】 また、コンパレータの二値出力信号（パルス幅変調信号）を反転回路によって 反転し、その反転二値信号を遅延回路によってサンプリングクロックの２分の１ 周期に等しい時間だけ遅延して得られた二値信号を駆動回路に供給し、駆動回路 においてその二値信号とコンパレータの二値出力信号との差分をとり、その差分 に応じた両極性（交流）のパルス幅変調信号を駆動信号として出力した場合は、 各サイクルにおける電流パルス期間を倍増することが可能であり、駆動電圧の有 効利用をはかることができる。

【００１３】

【実施例】

先ず、図１〜図６を参照して本考案の第１の実施例を説明する。図１は、第１ の実施例によるディジタル式ＰＷＭ変換回路を適用したディジタルサーボ回路の 主要部の構成を示す。このサーボ回路において、１０はＡ／Ｄ変換回路、１２は ディジタル処理回路、１４はＣＰＵ、３０は駆動回路、１６はアクチエータ、２ ０はディジタル式ＰＷＭ変換回路である。

【００１４】 Ａ／Ｄ変換回路１０の信号入力端子（ＩＮ）にはサーボ制御信号等のアナログ 信号が供給され、クロック入力端子（ＣＫ）にはＰＷＭ変換回路２０からのサン プリング・クロックＣＫ1 が供給される。Ａ／Ｄ変換回路１０は、各サンプリン グ・クロックＣＫ1 毎に、アナログ信号を取り込んで、これを８ビットのディジ タル信号に変換し、そのディジタル信号をディジタル処理回路１２に与える。

【００１５】 ディジタル処理回路１２は、この入力した８ビット・ディジタル信号に対して たとえば位相補償等のディジタル処理を行う。ＣＰＵ１４は、ディジタル処理回 路１２に対して所要の制御を行う。しかして、図２に示すように、サンプリング ・クロックＣＫ1 の各サイクルＴ毎に１データ（data) ずつ８ビット・ディジタ ル信号がディジタル処理回路１２より出力される。このディジタル信号は、ＰＷ Ｍ変換回路２０のアブソリュート・コンパレータ２２の一方のディジタル信号入 力端子Ｑ0 〜Ｑ7 にパラレル入力される。

【００１６】 ＰＷＭ変換回路２０は、アブソリュート・コンパレータ２２の外に、バイナリ ・カウンタ２４と、反転回路２６とを有する。カウンタ２４は、クロックＣＫ1 の２５６倍の周波数を有するクロックＣＫ0 を上記各サイクルＴの期間中にカウ ント値「０」から「２５５」までカウントし、各カウント値ＣN を逐次８ビット のバイナリ・データ（00000000) 〜（11111111) としてパラレル出力する。この ８ビットのカウント値ＣN は、コンパレータ２２の他方のディジタル信号入力端 子Ｐ0 〜Ｐ7 に入力される。

【００１７】 反転回路２６は、カウンタ２４の最上位ビットを反転したものをサンプリング クロックＣＫ1 としてＡ／Ｄ変換回路１０に与える。図３に示すようにカウンタ ２４のカウント値ＣN が（00000000) から（11111111) まで増分するとき、最上 位ビットは中間値（01111111) 、（10000000) で「０」から「１」に変わる。す なわち、サイクルＴの前半部で“０”、後半部で“１”となる。したがって、こ の最上位ビットを反転すると、図２に示すようなサンプリングクロックＣＫ1 が 得られる。

【００１８】 コンパレータ２２は、サンプリング・クロックＣＫ1 の各サイクルＴ中、カウ ンタ２４よりクロックＣＫ0 毎に増分する８ビットの各カウント値ＣN をディジ タル処理回路１２からの８ビット・ディジタル信号の値（data) と比較し、前者 ＣN が後者dataに達する前は“Ｈ”、達した後は“Ｌ”の出力電圧を発生する。

【００１９】 したがって、ディジタル処理回路１２の出力信号が、たとえば図６(A) に示す ように正弦波的な時間特性で変化する場合、コンパレータ２２の出力端子より図 ６(B) に示すような二値信号ＭＣが出力される。この二値信号ＭＣの周期Ｔはサ ンプリング・クロックＣＫ1 （図６(C) ）のサイクルＴに一致する。そして、デ ィジタル処理回路１２より出力されるディジタル信号（data) が最大値の時に二 値信号ＭＣのパルス幅が最大値（Ｔ）となり、このディジタル信号（data) が最 小値の時にＭＣのパルス幅が最小値（０）となる。

【００２０】 コンパレータ２２より出力された二値信号ＭＣは、駆動回路３０の一方の入力 端子に供給される。駆動回路３０の他方の入力端子には、ＰＷＭ変換回路２０か らのサンプリングクロックＣＫ1 が供給される。

【００２１】 図４は駆動回路３０の構成例を示す。図４において、二値信号ＭＣが“Ｈ”の 時トランジスタ３２がオンし、二値信号ＭＣが“Ｌ”の時トランジスタ３４がオ ンするようになっている。一方、サンプリングクロックＣＫ1 が“Ｈ”の時トラ ンジスタ３６がオンし、サンプリングクロックＣＫ1 が“Ｌ”の時トランジスタ ３８がオンするようになっている。４０，４２は反転回路である。これにより、 二値信号ＭＣが“Ｈ”で、かつサンプリングクロックＣＫ1 が“Ｌ”の時、アク チエータ１６に駆動電流ｉが正方向に流れ、二値信号ＭＣが“Ｌ”で、かつサン プリングクロックＣＫ1 が“Ｈ”の時、アクチエータ１６に駆動電流ｉが負方向 に流れるようになっている。したがって、図６(B) に示すような二値信号ＭＣに 対しては、図６(D) に示すような駆動電流ｉが得られる。

【００２２】 このように、本実施例における駆動回路３０は、二値信号ＭＣとサンプリング クロックＣＫ1 とを差動入力とし、両信号の差分に応じた駆動電流ｉを出力する ようにしたので、効率的な消費電力で駆動を行うことができる。

【００２３】 この点に関し、図５に示すような従来方式の駆動回路によれば、二値信号ＭＣ の“Ｈ”レベルはそのまま正極性の“Ｈ”レベルで、“Ｌ”レベルは負極性の“ Ｈ”レベルとなるように、いわばチョッパがかけられることにより、図６(B) に 示すような二値信号ＭＣに対しては、図６(E) に示すような駆動電流ｉ’が得ら れる。しかし、このような駆動電流ｉ’をアクチエータ１６に流しても、実際の 有効駆動電流は両極性の積分電流として与えられることにより、両極性間でキャ ンセルされる電流分は無駄な電流として消費されることとなる。これに対して、 本実施例では、有効駆動電流ｉだけが流れ、互いにキャンセルし合うような無駄 な電流が流れないので、電力消費効率が高い。

【００２４】 次に、図７〜図９を参照して第２の実施例を説明する。図７は、第２の実施例 によるディジタル式ＰＷＭ変換回路を適用したデイジタルサーボ回路の主要部の 構成を示す。この第２の実施例では、アブソリュート・コンパレータ２２からの 二値出力信号ＭＣが、駆動回路３０の一方の入力端子に直接供給されるとともに 反転及び１／２周期遅延回路２８を介して他方の入力端子に供給される。サンプ リングクロックＣＫ1 は、Ａ／Ｄ変換回路１０に対してのみ与えられ、駆動回路 ３０に対しては与えられない。その他の構成は、上記第１実施例のもの（図１） と同じである。

【００２５】 図８に示すように、反転及び１／２周期遅延回路２８は、二値信号ＭＣを反転 する反転回路２８ａと、この反転回路２８ａの出力信号を１／２周期（１／２Ｔ ）だけ遅延する遅延回路２８ｂとからなる。これにより、遅延回路２８ｂの出力 端子に、図９(D) に示すような正極性のパルス幅変調信号ＭＣ’が得られ、この パルス幅変調信号ＭＣ’が上記第１実施例のサンプリングクロックＣＫ1 に代わ ってトランジスタ３６のベースに直接供給されるとともに、トランジスタ３８の ベースに反転回路４２を介して供給される。

【００２６】 その結果、この反転かつ１／２周期遅延されたパルス幅変調信号ＭＣ’と本来 のパルス幅変調信号ＭＣとの差分がとられることとなって、図９(E) に示すよう な駆動電流ｉがアクチエータ１６に流れる。この駆動電流ｉは、上記第１実施例 で得られる駆動電流ｉ（図６(D) ）と比較して、１周期Ｔにおいて電流パルスを ２倍にしたようなものである。これにより、１周期Ｔにおける駆動電圧ＶB の利 用度が２倍に増倍され、駆動電力の有効利用がはかられる。

【００２７】 以上、好適な実施例を説明したが、本考案はそれらの実施例に限定されるもの ではなく、その技術的思想の範囲内で種々の変形・変更が可能である。たとえば 上述した実施例では、ディジタル処理回路１２より出力されるディジタル信号が ８ビットのバイナリ・データであることに対応して、ＰＷＭ変換回路２０におけ るカウンタを８ビット・バイナリカウンタ２４としたが、たとえば当該ディジタ ル処理回路より出力されるディジタル信号が二進化１０進数の場合には、二進化 １０進数の形式でカウント値を出力するカウンタを設けてよい。

【００２８】 また、上述した実施例ては、ＰＷＭ変換回路２０と駆動回路３０とをそれぞれ 別個の回路として説明したが、駆動回路を含む構成としてのＰＷＭ変換回路も可 能である。

【００２９】

【考案の効果】

本考案は、上述したような構成を有することにより、以下のような効果を奏す る。 請求項１のディジタル式ＰＷＭ変換回路によれば、Ａ／Ｄ変換ないしディジタ ル信号の出力と同期して一定サイクル毎に、カウンタより所定の周期で増分する カウント値を発生させて、コンパレータに各カウント値とディジタル信号値とを 比較させて、カウント値がディジタル信号値に達するまでは、たとえば“Ｈ”レ ベル、カウント値がディジタル信号値に達した後は、たとえば“Ｌ”レベルとな るような二値信号を発生させるようにしたので、ディジタル信号をディジタル形 式のまま直接パルス幅変調信号に変換することができる。

【００３０】 請求項２のディジタル式ＰＷＭ変換回路によれば、請求項１のコンパレータの 二値出力信号（パルス幅変調信号）とサンプリングクロックとを駆動回路に差動 入力し、その差分に応じた両極性（交流）のパルス幅変調信号を駆動信号として 出力することで、駆動に有効な電流成分だけを駆動電流として流すことができる ため、駆動回路における電力消費効率を高めることができる。

【００３１】 請求項３のディジタル式ＰＷＭ変換回路によれば、請求項１のコンパレータの 二値出力信号（パルス幅変調信号）を反転回路によって反転し、その反転二値信 号を遅延回路によってサンプリングクロックの２分の１周期に等しい時間だけ遅 延して得られた二値信号を、コンパレータの二値出力信号とともに駆動回路に差 動入力し、両信号の差分に応じた両極性（交流）のパルス幅変調信号を駆動信号 として出力することで、各サイクルにおける電流パルス期間を無駄なく増やすこ とが可能であり、駆動電圧・電力を有効利用することができる。

【図面の簡単な説明】

【図１】本考案の第１の実施例によるディジタル式ＰＷ
Ｍ変換回路を適用したデイジタルサーボ回路の主要部の
構成を示すブロック図である。

【図２】第１の実施例におけるサンプリングクロックと
ディジタル信号とのタイミング関係を示すタイミング図
である。

【図３】第１の実施例における８ビット・バイナリ・カ
ウンタのカウント出力のパターンを示す図である。

【図４】第１の実施例における駆動回路の構成例を示す
回路図である。

【図５】第１の実施例における駆動回路と比較するため
の従来の駆動回路の構成例である。

【図６】第１の実施例における各部の信号の波形を示す
タイミング図である。

【図７】第２の実施例によるディジタル式ＰＷＭ変換回
路を適用したディジタルサーボ回路の主要部の構成を示
すブロック図である。

【図８】第２の実施例における駆動回路の構成例を示す
回路図である。

【図９】第２の実施例における各部の信号の波形を示す
タイミング図である。

【図１０】従来のアナログ式ＰＷＭ変換回路の構成を示
すブロック図である。

【図１１】図１０の従来のアナログ式ＰＷＭ変換回路に
おける各部の信号の波形を示すタイミング図である。

【図１２】ディジタルサーボ回路に従来のアナログ式Ｐ
ＷＭ変換回路を適用した場合のシステム構成を示すブロ
ック図である。

【符号の説明】

１０ Ａ／Ｄ変換回路 １２ ディジタル処理回路 １６ アクチエータ ２０ ＰＷＭ変調回路 ２２ アブソリュート・コンパレータ ２４ バイナリ・カウンタ ２６ 反転回路 ２８ 反転及び１／２周期遅延回路 ３０ 駆動回路

Claims (3)

【実用新案登録請求の範囲】
1. 【請求項１】 アナログ信号をアナログ−ディジタル変
   換して所定のディジタル処理を施した結果得られたディ
   ジタル信号をパルス幅変調信号に変換する回路におい
   て、 一定サイクル毎に所定のクロックをカウントするカウン
   タと、 前記アナログ−ディジタル変換を行うＡ／Ｄ変換回路に
   対して前記一定サイクルに等しい周期を有するサンプリ
   ングクロックを供給する回路と、 前記一定サイクルの期間中、前記ディジタル信号の値を
   前記カウンタの各カウント出力値と逐次比較し、その比
   較結果に応じた二値信号を出力するコンパレータと、 を具備することを特徴とするディジタル式ＰＷＭ変換回
   路。
2. 【請求項２】 前記コンパレータの二値出力信号と前記
   サンプリングクロックとを差動入力とする駆動回路を具
   備することを特徴とする請求項１記載のディジタル式Ｐ
   ＷＭ変換回路。
3. 【請求項３】 前記コンパレータの二値出力信号を反転
   する反転回路と、前記反転回路の出力信号を前記サンプ
   リングクロックの２分の１周期に等しい時間だけ遅延す
   る遅延回路と、前記コンパレータの二値出力信号と前記
   遅延回路の出力信号とを差動入力とする駆動回路を具備
   することを特徴とする請求項１記載のディジタル式ＰＷ
   Ｍ変換回路。