JPH05114858A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH05114858A JPH05114858A JP3272983A JP27298391A JPH05114858A JP H05114858 A JPH05114858 A JP H05114858A JP 3272983 A JP3272983 A JP 3272983A JP 27298391 A JP27298391 A JP 27298391A JP H05114858 A JPH05114858 A JP H05114858A
- Authority
- JP
- Japan
- Prior art keywords
- output
- phase
- phase error
- gain
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 無線装置の局部発振器などに使用される所謂
ＰＬＬ回路に関し、ＰＬＬループが基準発振器OSCの出
力に位相同期した後は、不要な雑音成分を取り込むこと
の少ないようなＰＬＬ回路の実現を目的とする。 【構成】 基準発振器OSC の出力と電圧制御発振器VCO
の出力とを位相比較器PCにて位相比較し, その出力の位
相誤差を積分器で積分して得た直流電圧で前記電圧制御
発振器を制御し出力とするＰＬＬ回路において、該位相
比較器PCの出力の位相誤差を積分して得た直流電圧Vdを
増幅する利得可変の直流増幅器(1) と、該位相比較器PC
の出力の位相誤差の大小を検出する位相誤差検出器(2)
とを具え、該可変利得の直流増幅器(1)の利得が該位相
誤差検出器(2)の出力により制御されて該位相比較器PC
の出力の位相誤差が少ない時は小さい値の利得となり，
該位相誤差が多い時は大きな値の利得となるように変え
られるように構成する。
ＰＬＬ回路に関し、ＰＬＬループが基準発振器OSCの出
力に位相同期した後は、不要な雑音成分を取り込むこと
の少ないようなＰＬＬ回路の実現を目的とする。 【構成】 基準発振器OSC の出力と電圧制御発振器VCO
の出力とを位相比較器PCにて位相比較し, その出力の位
相誤差を積分器で積分して得た直流電圧で前記電圧制御
発振器を制御し出力とするＰＬＬ回路において、該位相
比較器PCの出力の位相誤差を積分して得た直流電圧Vdを
増幅する利得可変の直流増幅器(1) と、該位相比較器PC
の出力の位相誤差の大小を検出する位相誤差検出器(2)
とを具え、該可変利得の直流増幅器(1)の利得が該位相
誤差検出器(2)の出力により制御されて該位相比較器PC
の出力の位相誤差が少ない時は小さい値の利得となり，
該位相誤差が多い時は大きな値の利得となるように変え
られるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は無線装置の局部発振器な
どに使用される所謂ＰＬＬ回路に関する。ＰＬＬ回路
は、基準発振器の出力の周波数と位相に同期した電圧制
御発振器VCOの出力をＰＬＬ出力としているが、このＰ
ＬＬ出力は雑音成分が少ないことが必要である。
どに使用される所謂ＰＬＬ回路に関する。ＰＬＬ回路
は、基準発振器の出力の周波数と位相に同期した電圧制
御発振器VCOの出力をＰＬＬ出力としているが、このＰ
ＬＬ出力は雑音成分が少ないことが必要である。
【０００２】
【従来の技術】従来のＰＬＬ回路の構成は、図４のブロ
ック図の如く、基準発振器OSCの出力と電圧制御発振器V
CO の出力又は其れを分周器で分周した出力とを位相比
較器PCにて位相比較し, その出力の位相誤差を積分器で
積分して得た直流電圧Vdで,電圧制御発振器VCO の発振
周波数を制御しＰＬＬ出力とするが、その電圧制御発振
器VCO の前段に、積分器の出力の直流電圧を一定利得の
差動型増幅器AMP にて増幅し，ＬＣフィルタにて不要な
交流成分を減らした直流電圧V として、電圧制御発振器
VCO の可変容量ダイオードVCに加え、其の発振信号の周
波数と位相を変え、位相比較器PCの出力の位相誤差が無
くなるようにして基準発振器OSCの出力の周波数と位相
に同期した電圧制御発振器VCO の出力のＰＬＬ出力を得
ていた。
ック図の如く、基準発振器OSCの出力と電圧制御発振器V
CO の出力又は其れを分周器で分周した出力とを位相比
較器PCにて位相比較し, その出力の位相誤差を積分器で
積分して得た直流電圧Vdで,電圧制御発振器VCO の発振
周波数を制御しＰＬＬ出力とするが、その電圧制御発振
器VCO の前段に、積分器の出力の直流電圧を一定利得の
差動型増幅器AMP にて増幅し，ＬＣフィルタにて不要な
交流成分を減らした直流電圧V として、電圧制御発振器
VCO の可変容量ダイオードVCに加え、其の発振信号の周
波数と位相を変え、位相比較器PCの出力の位相誤差が無
くなるようにして基準発振器OSCの出力の周波数と位相
に同期した電圧制御発振器VCO の出力のＰＬＬ出力を得
ていた。
【０００３】
【発明が解決しようとする課題】しかし上記の従来のＰ
ＬＬ回路は、位相比較器PCの出力の位相誤差を積分器で
積分して得た直流電圧Vdを、一定利得の差動型増幅器AM
P にて増幅しループ利得を一定として電圧制御発振器VC
O の可変容量ダイオードVCに加えていたので、電圧制御
発振器VCO の出力が基準発振器OSCの出力に位相同期し
たＰＬＬ同期の後も、前記の差動型増幅器AMP が一定利
得で動作している。そのため、電源線や信号線からの不
要な雑音成分を取り込んで増幅してしまい、ＰＬＬ出力
に不要な雑音成分が含まれることになる。この雑音成分
を含むＰＬＬ出力を例えば無線装置の局部発振信号とし
て使用すると、無線装置のスプリアス輻射や応答の原因
となると言う問題があった。本発明の目的は、ＰＬＬル
ープが基準発振器OSCの出力に位相同期した後は、不要
な雑音成分を取り込むことの少ないようなＰＬＬ回路を
実現することにある。
ＬＬ回路は、位相比較器PCの出力の位相誤差を積分器で
積分して得た直流電圧Vdを、一定利得の差動型増幅器AM
P にて増幅しループ利得を一定として電圧制御発振器VC
O の可変容量ダイオードVCに加えていたので、電圧制御
発振器VCO の出力が基準発振器OSCの出力に位相同期し
たＰＬＬ同期の後も、前記の差動型増幅器AMP が一定利
得で動作している。そのため、電源線や信号線からの不
要な雑音成分を取り込んで増幅してしまい、ＰＬＬ出力
に不要な雑音成分が含まれることになる。この雑音成分
を含むＰＬＬ出力を例えば無線装置の局部発振信号とし
て使用すると、無線装置のスプリアス輻射や応答の原因
となると言う問題があった。本発明の目的は、ＰＬＬル
ープが基準発振器OSCの出力に位相同期した後は、不要
な雑音成分を取り込むことの少ないようなＰＬＬ回路を
実現することにある。
【０００４】
【課題を解決するための手段】この目的を達成するため
の本発明の基本構成を図１の原理図に示す。図にて、１
は位相比較器PCの出力の位相誤差を積分器で積分して得
た直流電圧Vdを増幅する利得可変の直流増幅器であり、
2は位相比較器PCの出力の位相誤差の大小を検出する位
相誤差検出器である。そして、可変利得の直流増幅器1
の利得が、位相誤差検出器2 の出力により制御されて、
位相比較器PCの出力の位相誤差が少ない時は小さい値の
利得を出力し，位相誤差が多い時は大きな値の利得を出
力するように構成する。
の本発明の基本構成を図１の原理図に示す。図にて、１
は位相比較器PCの出力の位相誤差を積分器で積分して得
た直流電圧Vdを増幅する利得可変の直流増幅器であり、
2は位相比較器PCの出力の位相誤差の大小を検出する位
相誤差検出器である。そして、可変利得の直流増幅器1
の利得が、位相誤差検出器2 の出力により制御されて、
位相比較器PCの出力の位相誤差が少ない時は小さい値の
利得を出力し，位相誤差が多い時は大きな値の利得を出
力するように構成する。
【０００５】
【作用】本発明のＰＬＬ回路では、そのループ利得を定
めている利得可変の直流増幅器1 の利得が、位相誤差検
出器2 の出力により制御されて,位相比較器PCの出力の
位相誤差が少ない時は小さい値となり，位相誤差が多い
時は大きな値となるように変えられる。従って、電圧制
御発振器VCO の出力が基準発振器OSCの出力に位相同期
しない同期外れの時は、利得可変の直流増幅器1 の利得
を大きな値として位相同期するように加速する。電圧制
御発振器VCO の出力が基準発振器OSCの出力に位相同期
して位相誤差が無くなったＰＬＬ同期の後は、利得可変
の直流増幅器1 の利得が小さい値となるので、外部から
不要な雑音成分を取り込むことが少なくなる。
めている利得可変の直流増幅器1 の利得が、位相誤差検
出器2 の出力により制御されて,位相比較器PCの出力の
位相誤差が少ない時は小さい値となり，位相誤差が多い
時は大きな値となるように変えられる。従って、電圧制
御発振器VCO の出力が基準発振器OSCの出力に位相同期
しない同期外れの時は、利得可変の直流増幅器1 の利得
を大きな値として位相同期するように加速する。電圧制
御発振器VCO の出力が基準発振器OSCの出力に位相同期
して位相誤差が無くなったＰＬＬ同期の後は、利得可変
の直流増幅器1 の利得が小さい値となるので、外部から
不要な雑音成分を取り込むことが少なくなる。
【０００６】
【実施例】図２は本発明の実施例のＰＬＬ回路の構成を
示すブロック図であり、本発明の可変利得の直流増幅器
1 として、大小の複数ステップの直流出力レベルを発生
する基準電圧発生器を具える。そして位相誤差検出器2
が参照電圧REF V と大小を比較した検出出力により、該
基準電圧発生器1 にて適当なステップの直流出力レベル
V1,V2─V4の一つを発生して電圧制御発振器VCO の可変
容量ダイオードVCに供給し，その発振周波数と位相とを
位相誤差が無くなるように制御する。本実施例の回路構
成では、ＰＬＬの位相比較器PCからの位相誤差情報が、
位相誤差検出器2 にて直流出力となった後に、基準電圧
発生器1 にて適当な出力レベルの直流電圧を発生するの
で、位相比較器PCや電源線からの雑音成分が、電圧制御
発振器VCO の可変容量ダイオードVCに直接的には供給さ
れない。また、基準電圧発生器1 の複数ステップの直流
出力を、図３の如く、V1,V2,V3,V4と順次大きくなるよ
うし、その変化を図２の基準電圧発生器の例えば各トラ
ンジスタのコレクタ回路の C,Rにより緩やかとすること
で、位相誤差θの微妙な変化に対してもＰＬＬ出力を補
正することが可能となる。
示すブロック図であり、本発明の可変利得の直流増幅器
1 として、大小の複数ステップの直流出力レベルを発生
する基準電圧発生器を具える。そして位相誤差検出器2
が参照電圧REF V と大小を比較した検出出力により、該
基準電圧発生器1 にて適当なステップの直流出力レベル
V1,V2─V4の一つを発生して電圧制御発振器VCO の可変
容量ダイオードVCに供給し，その発振周波数と位相とを
位相誤差が無くなるように制御する。本実施例の回路構
成では、ＰＬＬの位相比較器PCからの位相誤差情報が、
位相誤差検出器2 にて直流出力となった後に、基準電圧
発生器1 にて適当な出力レベルの直流電圧を発生するの
で、位相比較器PCや電源線からの雑音成分が、電圧制御
発振器VCO の可変容量ダイオードVCに直接的には供給さ
れない。また、基準電圧発生器1 の複数ステップの直流
出力を、図３の如く、V1,V2,V3,V4と順次大きくなるよ
うし、その変化を図２の基準電圧発生器の例えば各トラ
ンジスタのコレクタ回路の C,Rにより緩やかとすること
で、位相誤差θの微妙な変化に対してもＰＬＬ出力を補
正することが可能となる。
【０００７】
【発明の効果】以上説明した如く、本発明によれば、Ｐ
ＬＬループが位相同期外れの時は速く同期するように加
速されるし、位相同期時には外部からの不要な雑音成分
の取込みを低減できるので、ＰＬＬ回路を用いた無線装
置等の性能を向上させる効果が得られる。
ＬＬループが位相同期外れの時は速く同期するように加
速されるし、位相同期時には外部からの不要な雑音成分
の取込みを低減できるので、ＰＬＬ回路を用いた無線装
置等の性能を向上させる効果が得られる。
【図面の簡単な説明】
【図１】 本発明のＰＬＬ回路の基本構成を示す原理図
【図２】 本発明の実施例のＰＬＬ回路の構成を示すブ
ロック図
ロック図
【図３】 本発明の実施例のＰＬＬ回路の位相誤差出力
と基準電圧発生器の出力電圧との関係図
と基準電圧発生器の出力電圧との関係図
【図４】 従来のＰＬＬ回路の構成を示すブロック図
１は利得可変の直流増幅器、２は位相誤差検出器であ
る。
る。
Claims (2)
- 【請求項１】 基準発振器(OSC)の出力と電圧制御発振
器(VCO)の出力とを位相比較器(PC)にて位相比較し, そ
の出力の位相誤差を積分器で積分して得た直流電圧で前
記電圧制御発振器(VCO)を制御し出力とするＰＬＬ回路
において、 該位相比較器(PC)の出力の位相誤差を積分して得た直流
電圧(Vd)を増幅する利得可変の直流増幅器(1) と、該位
相比較器(PC)の出力の位相誤差の大小を検出する位相誤
差検出器(2) とを具え、該可変利得の直流増幅器(1)の
利得が該位相誤差検出器(2)の出力により制御されて該
位相比較器(PC)の出力の位相誤差が少ない時は小さい値
の利得となり，該位相誤差が多い時は大きな値の利得と
なるように位相誤差を補正することを特徴としたＰＬＬ
回路。 - 【請求項２】 前記ＰＬＬ回路の利得可変の直流増幅器
(1) が、大小の複数ステップの直流出力レベルを発生す
る基準電圧発生器であることを特徴とした請求項１記載
のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272983A JPH05114858A (ja) | 1991-10-22 | 1991-10-22 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272983A JPH05114858A (ja) | 1991-10-22 | 1991-10-22 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114858A true JPH05114858A (ja) | 1993-05-07 |
Family
ID=17521514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3272983A Withdrawn JPH05114858A (ja) | 1991-10-22 | 1991-10-22 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05114858A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1890382A1 (en) * | 2006-08-18 | 2008-02-20 | SiTel Semiconductor B.V. | Phase locked loop with improved linearity |
-
1991
- 1991-10-22 JP JP3272983A patent/JPH05114858A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1890382A1 (en) * | 2006-08-18 | 2008-02-20 | SiTel Semiconductor B.V. | Phase locked loop with improved linearity |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |