JPH05109930A - 半導体装置 - Google Patents
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は樹脂封止型の多ピンの半導体装置に
関し、外部リードの変形を防止して確実な特性試験を可
能とすることを目的とする。 【構成】 パッケージ７の上部樹脂７ａを下部樹脂７ｂ
より大に形成する。この場合、上部樹脂７ａと下部樹脂
７ｂの差部分における該上部樹脂７ａの下面縁端で外部
リード８を表出させて表出部８ａを形成する。
関し、外部リードの変形を防止して確実な特性試験を可
能とすることを目的とする。 【構成】 パッケージ７の上部樹脂７ａを下部樹脂７ｂ
より大に形成する。この場合、上部樹脂７ａと下部樹脂
７ｂの差部分における該上部樹脂７ａの下面縁端で外部
リード８を表出させて表出部８ａを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、樹脂封止型の多ピンの
半導体装置に関する。
半導体装置に関する。
【０００２】近年、半導体装置の高集積化より多ピン化
が進むと共に、小型化が常に要求される。これに伴い微
小ピッチで配列される外部リードの幅、厚みが小さくな
り、強度が極めて低くなってきている。そのため、製造
から実装まで、外部リードにストレスを加えないことが
重要となる。
が進むと共に、小型化が常に要求される。これに伴い微
小ピッチで配列される外部リードの幅、厚みが小さくな
り、強度が極めて低くなってきている。そのため、製造
から実装まで、外部リードにストレスを加えないことが
重要となる。
【０００３】
【従来の技術】図６（Ａ），（Ｂ）に従来の半導体装置
の断面図を示す。図６（Ａ）は平面断面図、図６（Ｂ）
は図６（Ａ）のＡ−Ａ断面図である。図６（Ａ），
（Ｂ）において、半導体装置３０は、いわゆるＱＦＰ
（Quad FlatPackage)型のもので、リードフレーム３１
の中央部分のステージ３２上に半導体チップ３３が搭載
される。そして、半導体チップ３３とリードフレーム３
１の内部リード３４とがワイヤ３５によりボンディング
され、封止樹脂３６によりモールドされる。また、リー
ドフレーム３１の外部リード３７がＬ型形状に加工され
る。
の断面図を示す。図６（Ａ）は平面断面図、図６（Ｂ）
は図６（Ａ）のＡ−Ａ断面図である。図６（Ａ），
（Ｂ）において、半導体装置３０は、いわゆるＱＦＰ
（Quad FlatPackage)型のもので、リードフレーム３１
の中央部分のステージ３２上に半導体チップ３３が搭載
される。そして、半導体チップ３３とリードフレーム３
１の内部リード３４とがワイヤ３５によりボンディング
され、封止樹脂３６によりモールドされる。また、リー
ドフレーム３１の外部リード３７がＬ型形状に加工され
る。
【０００４】例えば、外部リード３７がピッチ０．５ｍ
ｍで３００ピンを越えるものや、ピッチ０．４ｍｍ，
０．３ｍｍで１００ピンを越えるパッケージが開発され
ている。この場合の外部リード３７の厚さも約２００μ
ｍから約１００μｍに移行してきている。
ｍで３００ピンを越えるものや、ピッチ０．４ｍｍ，
０．３ｍｍで１００ピンを越えるパッケージが開発され
ている。この場合の外部リード３７の厚さも約２００μ
ｍから約１００μｍに移行してきている。
【０００５】このような半導体装置３０について、メー
カーの出荷、ユーザーの受け入れ等の特性試験を行う場
合、試験装置におけるプローブ又はソケットにより、当
該半導体装置３０の外部リード３７の先端部をコンタク
トさせて行っている。
カーの出荷、ユーザーの受け入れ等の特性試験を行う場
合、試験装置におけるプローブ又はソケットにより、当
該半導体装置３０の外部リード３７の先端部をコンタク
トさせて行っている。
【０００６】
【発明が解決しようとする課題】しかし、上述のように
外部リード３７の幅、厚みが小さくなって強度が極めて
低くなってきていることから、試験時におけるプローブ
又はソケットとのコンタクトの際に、外部リード３７が
変形する危険性が高いという問題がある。
外部リード３７の幅、厚みが小さくなって強度が極めて
低くなってきていることから、試験時におけるプローブ
又はソケットとのコンタクトの際に、外部リード３７が
変形する危険性が高いという問題がある。
【０００７】また、当該半導体装置３０の特性試験を行
う際、プローブ又はソケットのコンタクト、外部リード
長を含めたパスが長くなり、インピーダンスの影響で高
速素子の特性に変動を生じ易くなるという問題がある。
う際、プローブ又はソケットのコンタクト、外部リード
長を含めたパスが長くなり、インピーダンスの影響で高
速素子の特性に変動を生じ易くなるという問題がある。
【０００８】そこで、本発明は上記課題に鑑みなされた
もので、外部リードの変形を防止して確実な特性試験が
可能な半導体装置を提供することを目的とする。
もので、外部リードの変形を防止して確実な特性試験が
可能な半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題は、リードフレ
ームのステージ上にチップが搭載され、該リードフレー
ムの内部リードとの接続後、外部リードを延出させて樹
脂モールドによりパッケージングされる半導体装置にお
いて、前記パッケージングにより形成されるパッケージ
の、実装面に対する前記外部リードより上方の上部樹脂
を、該外部リードの下面の表出部を表出させて下部樹脂
より大に形成することにより解決される。
ームのステージ上にチップが搭載され、該リードフレー
ムの内部リードとの接続後、外部リードを延出させて樹
脂モールドによりパッケージングされる半導体装置にお
いて、前記パッケージングにより形成されるパッケージ
の、実装面に対する前記外部リードより上方の上部樹脂
を、該外部リードの下面の表出部を表出させて下部樹脂
より大に形成することにより解決される。
【００１０】また、リードフレームのステージ上にチッ
プが搭載され、該リードフレームの内部リードとの接続
後、外部リードを延出させて樹脂モールドによりパッケ
ージングされる半導体装置において、前記パッケージン
グにより形成されるパッケージの、実装面に対する前記
外部リードより上方の上部樹脂と下部樹脂の大きさを異
ならせ、該外部リードの一面の表出部表出させて形成
し、該上部樹脂と該下部樹脂との大きさの差部分で表出
する該表出部間に、突出部を一体で形成することによっ
ても解決される。
プが搭載され、該リードフレームの内部リードとの接続
後、外部リードを延出させて樹脂モールドによりパッケ
ージングされる半導体装置において、前記パッケージン
グにより形成されるパッケージの、実装面に対する前記
外部リードより上方の上部樹脂と下部樹脂の大きさを異
ならせ、該外部リードの一面の表出部表出させて形成
し、該上部樹脂と該下部樹脂との大きさの差部分で表出
する該表出部間に、突出部を一体で形成することによっ
ても解決される。
【００１１】
【作用】上述のように、パッケージの上部樹脂を下部樹
脂より大に形成し、その大きさの差部分で外部リードの
下面の表出部を表出させている。
脂より大に形成し、その大きさの差部分で外部リードの
下面の表出部を表出させている。
【００１２】これにより、半導体装置の特性試験を行う
際、上記外部リードの表出した下面の表出部に試験を行
うためのプローブ又はソケットを接触導通させて行うこ
とが可能となる。すなわち、外部リードの先端で試験を
行なわないことから、該外部リードの幅が狭く、厚みが
小さくても、試験時に外部リードを変形させることを防
止することが可能となる。
際、上記外部リードの表出した下面の表出部に試験を行
うためのプローブ又はソケットを接触導通させて行うこ
とが可能となる。すなわち、外部リードの先端で試験を
行なわないことから、該外部リードの幅が狭く、厚みが
小さくても、試験時に外部リードを変形させることを防
止することが可能となる。
【００１３】また、試験の際には上述の外部リードの下
面の表出部をプローブ又はソケットに搭載接触させると
共に、該表出部の接触位置がチップに近い位置であるこ
とから、試験時の信号パスが短縮されることになり、高
速素子の特性変動を防止することが可能となる。
面の表出部をプローブ又はソケットに搭載接触させると
共に、該表出部の接触位置がチップに近い位置であるこ
とから、試験時の信号パスが短縮されることになり、高
速素子の特性変動を防止することが可能となる。
【００１４】また、上部樹脂と下部樹脂の何れかを他方
より大に形成し、その差部分で表出している外部リード
の一面の表出部間に突出部を形成させる。
より大に形成し、その差部分で表出している外部リード
の一面の表出部間に突出部を形成させる。
【００１５】これにより、上述の外部リードの変形や高
速素子の特性変動が前述と同様に防止されると共に、表
出させた外部リードの表出部と、特性試験時のプローブ
又はソケットの接触位置のずれを該突出部より規制させ
ることが可能となり、確実な試験を行うことが可能とな
る。
速素子の特性変動が前述と同様に防止されると共に、表
出させた外部リードの表出部と、特性試験時のプローブ
又はソケットの接触位置のずれを該突出部より規制させ
ることが可能となり、確実な試験を行うことが可能とな
る。
【００１６】
【実施例】図１に、本発明の第１の実施例の構成図を示
す。図１（Ａ）は側部断面図であり、図１（Ｂ）は底面
図である。
す。図１（Ａ）は側部断面図であり、図１（Ｂ）は底面
図である。
【００１７】図１（Ａ），（Ｂ）の半導体装置１Ａにお
いて、リードフレーム２のステージ３上にチップ４が搭
載され、リードフレーム２の内部リード５との間でワイ
ヤ６によりボンディングされる。そして、モールド樹脂
によりパッケージ７が形成され、その後リードフレーム
２の外部リード８が回路基板の表面に実装が可能となる
ような形状に足曲げ加工される。
いて、リードフレーム２のステージ３上にチップ４が搭
載され、リードフレーム２の内部リード５との間でワイ
ヤ６によりボンディングされる。そして、モールド樹脂
によりパッケージ７が形成され、その後リードフレーム
２の外部リード８が回路基板の表面に実装が可能となる
ような形状に足曲げ加工される。
【００１８】この場合、パッケージ７の外部リード８よ
り上方の上部樹脂７ａは下部樹脂７ｂより大に形成さ
れ、上部樹脂７ａと下部樹脂７ｂとの大きさの差部分、
すなわち上部樹脂７ａの下面縁端部分で外部リード８の
下面が表出する表出部８ａが形成される。そして、表出
部８ａ周辺の面は上部樹脂７ａの下面縁端部分に埋設さ
れる。なお、該上部樹脂７ａの下面縁端部分における外
部リード８は少なくとも下面の表出部８ａが表出してい
ればよい。
り上方の上部樹脂７ａは下部樹脂７ｂより大に形成さ
れ、上部樹脂７ａと下部樹脂７ｂとの大きさの差部分、
すなわち上部樹脂７ａの下面縁端部分で外部リード８の
下面が表出する表出部８ａが形成される。そして、表出
部８ａ周辺の面は上部樹脂７ａの下面縁端部分に埋設さ
れる。なお、該上部樹脂７ａの下面縁端部分における外
部リード８は少なくとも下面の表出部８ａが表出してい
ればよい。
【００１９】例えば、外部リード８の幅が０．１ｍｍ〜
０．２ｍｍ、厚さが１００μｍでピッチを０．３ｍｍ〜
０．４ｍｍとして１００本以上配列される。
０．２ｍｍ、厚さが１００μｍでピッチを０．３ｍｍ〜
０．４ｍｍとして１００本以上配列される。
【００２０】この場合、表出部８ａは、リード長さで４
００μｍ表出される。すなわち、この４００μｍは、後
述する特性試験におけるプローブとの接触のために必要
なリード長である。
００μｍ表出される。すなわち、この４００μｍは、後
述する特性試験におけるプローブとの接触のために必要
なリード長である。
【００２１】ここで、図２に、図１の製造工程を説明す
るための図を示す。図２において、まず、リードフレー
ム２のステージ３上にチップ４を搭載して、内部リード
５とワイヤ６によりボンディング後、上金型９ａ及び下
金型９ｂにより形成されるキャビティ１０内にチップ４
周辺のモールド部分が位置される。
るための図を示す。図２において、まず、リードフレー
ム２のステージ３上にチップ４を搭載して、内部リード
５とワイヤ６によりボンディング後、上金型９ａ及び下
金型９ｂにより形成されるキャビティ１０内にチップ４
周辺のモールド部分が位置される。
【００２２】この場合、上金型９ａの空間は下金型９ｂ
の空間より大に形成されており、リードフレーム２の内
部リード５と外部リード８の一部を上金型９ａにより覆
っている。そして、リードフレーム２の位置決めのため
に、下金型９ｂに突起１１が形成され、リードフレーム
２を貫通して上金型９ａに嵌合する。
の空間より大に形成されており、リードフレーム２の内
部リード５と外部リード８の一部を上金型９ａにより覆
っている。そして、リードフレーム２の位置決めのため
に、下金型９ｂに突起１１が形成され、リードフレーム
２を貫通して上金型９ａに嵌合する。
【００２３】そして、上金型９ａに形成されているゲー
ト１２よりモールド樹脂を注入してパッケージングする
ものである。
ト１２よりモールド樹脂を注入してパッケージングする
ものである。
【００２４】そこで、図３に、本発明による特性試験を
説明するための図を示す。図３において、試験装置１３
におけるソケット１４より、半導体装置１Aの外部リー
ド８の数に応じたプローブ１５が設けられている。そし
て、このプローブ１５上に、半導体装置１A における外
部リード８の表出部８ａが接触導通するように載置され
ることにより特性試験が行われるものである。
説明するための図を示す。図３において、試験装置１３
におけるソケット１４より、半導体装置１Aの外部リー
ド８の数に応じたプローブ１５が設けられている。そし
て、このプローブ１５上に、半導体装置１A における外
部リード８の表出部８ａが接触導通するように載置され
ることにより特性試験が行われるものである。
【００２５】すなわち、半導体装置１A の特性試験を行
うにあたり、ソケット１４上に載置すれば足り、また、
プローブ１５との接触を外部リード８の先端ではなく、
上部樹脂７ａに３面が埋設された外部リード８の表出部
８ａで行っている。これにより、外部リード８の強度が
低くても変形を防止して容易に特性試験を行うことがで
きる。
うにあたり、ソケット１４上に載置すれば足り、また、
プローブ１５との接触を外部リード８の先端ではなく、
上部樹脂７ａに３面が埋設された外部リード８の表出部
８ａで行っている。これにより、外部リード８の強度が
低くても変形を防止して容易に特性試験を行うことがで
きる。
【００２６】また、試験を行うに際し、信号経路となる
プローブ１５を長く設ける必要がなく、また該プローブ
１５とチップ４に近い位置で接触させることができるこ
とから、信号パスが短くなってインピーダンスの増加を
回避することができる。これにより、チップ４が高速素
子の場合に、インピーダンスの影響を受けず、特性変動
が防止されて正確な特性試験を行うことができるもので
ある。
プローブ１５を長く設ける必要がなく、また該プローブ
１５とチップ４に近い位置で接触させることができるこ
とから、信号パスが短くなってインピーダンスの増加を
回避することができる。これにより、チップ４が高速素
子の場合に、インピーダンスの影響を受けず、特性変動
が防止されて正確な特性試験を行うことができるもので
ある。
【００２７】次に、図４に、図１のリード形状の変形例
の構成断面図を示す。図１では、外部リード８の表面実
装用にＬ型形状に形成した場合を示したが、図４（Ａ）
は、外部リード８A を下方に約直角に足曲げ加工したも
のである。また、図４（Ｂ）は外部リード８B を足曲げ
加工せずに直線形状としたものである。図４（Ａ），
（Ｂ）両方共に外部リード８A ，８B には、上述と同様
に、表出部８ａが形成されるもので、効果は図１と同様
である。
の構成断面図を示す。図１では、外部リード８の表面実
装用にＬ型形状に形成した場合を示したが、図４（Ａ）
は、外部リード８A を下方に約直角に足曲げ加工したも
のである。また、図４（Ｂ）は外部リード８B を足曲げ
加工せずに直線形状としたものである。図４（Ａ），
（Ｂ）両方共に外部リード８A ，８B には、上述と同様
に、表出部８ａが形成されるもので、効果は図１と同様
である。
【００２８】次に、図５に、本発明の第２の実施例の構
成図を示す。図５は、底面から観た斜視図を示したもの
である。図５における半導体装置１B は、外部リード２
の下面に表出部８ａを形成させて、上部樹脂７ａを下部
樹脂７ｂより大に形成するのは図１と同様である。この
場合、外部リード８の表出部８ａの間に突出部１６を上
部樹脂７ａと一体に形成したものである。
成図を示す。図５は、底面から観た斜視図を示したもの
である。図５における半導体装置１B は、外部リード２
の下面に表出部８ａを形成させて、上部樹脂７ａを下部
樹脂７ｂより大に形成するのは図１と同様である。この
場合、外部リード８の表出部８ａの間に突出部１６を上
部樹脂７ａと一体に形成したものである。
【００２９】この半導体装置１B は、基本的に図１に示
す半導体装置１A の効果と同様であり、これに加えて特
性試験時に突出部１６が表出部８ａに接触するプローブ
（図３参照）の位置規制の役割を果たす。すなわち、プ
ローブの位置ずれを防止して確実な試験を行うことがで
きるものである。
す半導体装置１A の効果と同様であり、これに加えて特
性試験時に突出部１６が表出部８ａに接触するプローブ
（図３参照）の位置規制の役割を果たす。すなわち、プ
ローブの位置ずれを防止して確実な試験を行うことがで
きるものである。
【００３０】なお、図５では、パッケージ７を上部樹脂
７ａを下部樹脂７ｂより大に形成する場合を示したが、
搭載されるチップが試験時にインピーダンスの影響を受
けない場合には、下部樹脂７ｂを上部樹脂７ａより大に
形成してもよい。この場合、表出部８ａは外部リード８
の上面に形成され、表出部８ａ間には突出部１６が形成
されるものである。そして、特性試験時には上方にプロ
ーブが位置し、突出部１６により位置規制されて確実に
表出部１６と接触導通させることができる。
７ａを下部樹脂７ｂより大に形成する場合を示したが、
搭載されるチップが試験時にインピーダンスの影響を受
けない場合には、下部樹脂７ｂを上部樹脂７ａより大に
形成してもよい。この場合、表出部８ａは外部リード８
の上面に形成され、表出部８ａ間には突出部１６が形成
されるものである。そして、特性試験時には上方にプロ
ーブが位置し、突出部１６により位置規制されて確実に
表出部１６と接触導通させることができる。
【００３１】なお、第２の実施例における外部リード８
の形状は、図１及び図４と同様に形成される。
の形状は、図１及び図４と同様に形成される。
【００３２】
【発明の効果】以上のように本発明によれば、パッケー
ジの上部樹脂を下部樹脂より大に形成し、その大きさの
差部分で外部リードの下面を表出させることにより、ま
た、表出部間に突出部を形成することにより、特性試験
時における外部リードの変形を防止して、確実に試験を
行うことができる。
ジの上部樹脂を下部樹脂より大に形成し、その大きさの
差部分で外部リードの下面を表出させることにより、ま
た、表出部間に突出部を形成することにより、特性試験
時における外部リードの変形を防止して、確実に試験を
行うことができる。
【図１】本発明の第１の実施例の構成図である。
【図２】図１の製造を説明するための図である。
【図３】本発明による特性試験を説明するための図であ
る。
る。
【図４】図１のリード形状の変形例の構成断面図であ
る。
る。
【図５】本発明の第２の実施例の構成図である。
【図６】従来の半導体装置の断面図である。
１A ，１B 半導体装置 ２ リードフレーム ３ ステージ ４ チップ ５ 内部リード ６ ワイヤ ７ パッケージ ７ａ 上部樹脂 ７ｂ 下部樹脂 ８ 外部リード ８ａ 表出部 １６ 突出部
Claims (5)
- 【請求項１】 リードフレーム（２）のステージ（３）
上にチップ（４）が搭載され、該リードフレーム（２）
の内部リード（５）との接続後、外部リード（８）を延
出させて樹脂モールドによりパッケージングされる半導
体装置において、 前記パッケージングにより形成されるパッケージ（７）
の、実装面に対する前記外部リード（８）より上方の上
部樹脂（７ａ）を、該外部リード（８）の下面の表出部
（８ａ）を表出させて下部樹脂（７ｂ）より大に形成す
ることを特徴とする半導体装置。 - 【請求項２】 リードフレーム（２）のステージ（３）
上にチップ（４）が搭載され、該リードフレーム（２）
の内部リード（５）との接続後、外部リード（８）を延
出させて樹脂モールドによりパッケージングされる半導
体装置において、 前記パッケージングにより形成されるパッケージ（７）
の、実装面に対する前記外部リード（８）より上方の上
部樹脂（７ａ）と下部樹脂（７ｂ）の大きさを異なら
せ、該外部リード（８）の一面の表出部（８ａ）を表出
させて形成し、 該上部樹脂（７ａ）と該下部樹脂（７ｂ）との大きさの
差部分で表出する該表出部（８ａ）間に、突出部（１
６）を一体で形成することを特徴とする半導体装置。 - 【請求項３】 前記上部樹脂（７ａ）と前記下部樹脂
（７ｂ）との大きさの差部分で、前記外部リード（８）
の下面の表出部（８ａ）をリード長で少なくとも４００
μｍ表出させることを特徴とする請求項１又は２記載の
半導体装置。 - 【請求項４】 前記上部樹脂（７ａ）と前記下部樹脂
（７ｂ）との大きさの差部分による前記外部リードの前
記下面の表出部（８ａ）周辺の面を、前記上部樹脂（７
ａ）に埋設させることを特徴とする請求項１又は３記載
の半導体装置。 - 【請求項５】 前記上部樹脂（７ａ）と前記下部樹脂
（７ｂ）との大きさの差部分による前記外部リードの前
記一面の表出部（８ａ）周辺の面を、大きく形成された
該上部樹脂（７ａ）又は該下部樹脂（７ｂ）に埋設させ
ることを特徴とする請求項２又は３記載の半導体装置。
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|---|---|---|---|
| JP3269645A JP2933105B2 (ja) | 1991-10-17 | 1991-10-17 | 半導体装置 |
| EP19920309366 EP0538010A3 (en) | 1991-10-17 | 1992-10-14 | Semiconductor package, a holder, a method of production and testing for the same |
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| US07/961,161 US5475259A (en) | 1991-10-17 | 1992-10-16 | Semiconductor device and carrier for carrying semiconductor device |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1999052149A1 (de) * | 1998-04-06 | 1999-10-14 | Infineon Technologies Ag | Verwendung der baulichen beschaffenheit eines elektronischen bauteils als referenz bei der positionierung des bauteils |
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|---|---|---|---|---|
| JPH01286343A (ja) * | 1988-05-12 | 1989-11-17 | Mitsubishi Electric Corp | 樹脂封止型半導体装置 |
-
1991
- 1991-10-17 JP JP3269645A patent/JP2933105B2/ja not_active Expired - Fee Related
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