JPH05108340A - マイクロプログラムローデイング方式 - Google Patents

Abstract

(57)【要約】 【目的】マイクロプログラムローディング方式に関し、
複数のチャネル装置を有するシステムにおいてＩＭＰＬ
に要する時間を短縮することを目的とする。 【構成】先ずチャネル制御装置から全チャネル装置に対
して共通バスを介してブートストラップ用マイクロプロ
グラムＡをロードし、次に、マイクロプログラム開始指
示およびチャネル装置毎の主記憶アクセス制御情報を与
えて各チャネル装置にマイクロプログラムＡを実行させ
ることによりマイクロプログラムＢを主記憶からフェッ
チさせるように構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主記憶装置にチャネル
制御装置を介して接続される複数のチャネル装置を有
し、各チャネル装置はチャネル制御装置により制御され
て入出力マイクロプログラムを主記憶装置から読み出し
それを実行するように構成されたシステムにおいて、チ
ャネル装置に対するマイクロプログラムのローディング
時間を短縮するマイクロプログラムローディング方式に
関する。

【０００２】

【従来の技術】図４は、チャネル制御装置に共通バスを
介して接続された複数のチャネル装置を有するシステム
の基本構成を示す。

【０００３】図４において、ＣＰＵ１には、主記憶装置
２を制御する主記憶制御装置３と、それぞれ入出力装置
（Ｉ／Ｏ）と接続されたＮ個のチャネル装置５−１〜５
−Ｎを制御するチャネル制御装置４が接続されている。
Ｎ個のチャネル装置５−１〜５−Ｎは、共通バス６によ
ってチャネル制御装置４に接続されている。

【０００４】各チャネル装置５−１〜５−Ｎは、チャネ
ル制御装置４の制御により主記憶装置２と接続され、主
記憶装置２から入出力装置の入出力を行うマイクロプロ
グラム（マイクロプログラムＢ）を読み出し（フェッ
チ）、このマイクロプログラムＢに従って、それぞれ独
立に、Ｉ／Ｏの入出力を制御する。

【０００５】図５はチャネル制御装置４の構成を示す。
図５において、制御メモリ７はブートストラップ用マイ
クロプログラム（マイクロプログラムＡ）を格納する。
主記憶アクセス制御回路８は主記憶装置２と接続され、
主記憶装置２からのマイクロプログラムデータの読み出
しを制御する。

【０００６】主記憶アクセスバッファ９は、主記憶アク
セス制御回路８によって読み出されたデータを格納す
る。マイクロプログラム制御回路１０は、制御メモリ７
からマイクロプログラムＡを、主記憶アクセスバッファ
９からマイクロプログラムＢのデータを取り出し、チャ
ネル送出バッファ１１へ転送する。チャネル送出バッフ
ァ１１はチャネル装置へ送るデータを格納する。

【０００７】チャネル送出バッファ１１に格納されたデ
ータは、バス制御回路１２を介して共通バス６へ送出さ
れる。また、データを高速に転送する場合は、主記憶ア
クセスバッファ９からチャネル送出バッファ１１、バス
制御回路１２を介して共通バス６へ、データを送出す
る。

【０００８】図６は従来のチャネル装置５−ｉ（ｉ＝１
〜Ｎ）の構成を示す。図６において、バス制御回路１３
はチャネル制御装置４に接続され、主記憶装置２に対す
るアクセスを制御する。制御メモリ１４はマイクロプロ
グラムを格納するランダムアクセスメモリである。

【０００９】ＳＶＰ制御回路１５はチャネル制御装置４
と接続され、チャネル装置５−ｉ内部のフリップフロッ
プ（ＦＦ）のスキャンイン／アウト、メモリの読み出し
／書き込み、クロック等を制御する。

【００１０】データバッファ１６は、バッファ制御回路
１３とＩ／Ｏ制御回路１８に接続され、主記憶装置２と
入出力装置１９との間の転送データを格納する。マイク
ロプログラム制御回路１７は、バッファ制御回路１３、
制御メモリ１４、ＳＶＰ制御回路１５、および、Ｉ／Ｏ
制御回路１８に接続され、制御メモリ１４に格納された
マイクロプログラムを読み出し実行する。

【００１１】図７は制御メモリ１４のプログラム領域の
構成を示す。図７において、制御メモリ１４はマイクロ
プログラムＡおとびＢをそれぞれ格納する領域１４Ａお
よび１４Ｂを有する。マイクロプログラムＡは、マイク
ロプログラムＢを主記憶装置２から制御メモリ１４に高
速にロードするために、チャネル制御装置からあらかじ
め制御メモリ１４にロードされるブートストラッププロ
グラムである。

【００１２】以下、従来のマイクロプログラムローディ
ング方式の動作をチャネル装置５−１ついて説明する。 （１）電源を投入した時、チャネル装置５−１のマイク
ロプログラムは停止状態である。

【００１３】（２）チャネル制御装置４は、ＳＶＰ制御
回路１５およびマイクロプログラム制御回路１７を通じ
て、マイクロプログラムＡを制御メモリ１４の領域１４
Ａに書き込む。（３）チャネル制御装置４は、ＳＶＰ制
御回路１５およびマイクロプログラム制御回路１７を通
じて、マイクロプログラムＡを開始させる。

【００１４】（４）マイクロプログラム制御回路１７
は、制御メモリ１４からマイクロプログラムＡを読み出
して実行する。マイクロプログラム制御回路１７はマイ
クロプログラムＡを実行することによって、主記憶装置
２からチャネル制御装置４およびバス制御回路１３を通
してマイクロプログラムＢを読み出し、制御メモリ１４
の領域１４Ｂに格納する。

【００１５】（５）マイクロプログラム制御回路１７
は、主記憶装置２からのマイクロプログラムＢを全て読
み出し終わると、チャネル制御装置４に対してマイクロ
プログラムローディングの終了を通知する。 （６）上記（１）〜（５）の手順を全チャネル装置につ
いて実行する。

【００１６】

【発明が解決しようとする課題】上述したように、従来
のチャネル装置５−１〜５−Ｎに対するマイクロプログ
ラムローディングにおいては、先ずチャネル制御装置４
から制御メモリ１４にマイクロプログラムＡがロードさ
れ、次にマイクロプログラムＡを実行することによって
主記憶装置２からマイクロプログラムＢが読み出され制
御メモリ１４に格納される。

【００１７】しかし、上記従来のマイクロプログラムロ
ーディング方式においては下記の問題があった。チャネ
ル制御装置４とＳＶＰ制御回路１５との間の信号線は数
本でありビット幅が小さいため、チャネル制御装置４か
らＳＶＰ制御回路１５を介して制御メモリ１４にマイク
ロプログラムＡを書き込むのに長い時間を必要とする。

【００１８】このことは、システムのマイクロプログラ
ムローディング時間を長引かせることになり、チャネル
装置の台数が多くなればなる程、システムの速度性能を
低下させる一因になつていた。

【００１９】本発明は、上記従来技術の欠点を除去し、
多数のチャネル装置を有するシステムにおいて、チャネ
ル装置に対するマイクロプログラムのローディング時間
を短縮し、システム性能を向上するマイクロプログラム
ローディング方式を提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明によるマイクロプ
ログラムローディング方式は、ＣＰＵおよび主記憶装置
と、主記憶装置に接続されるチャネル制御装置と、チャ
ネル制御装置に共通バスを介して接続される複数のチャ
ネル装置を有し、チャネル制御装置は各チャネル装置に
対してブートストラップ用マイクロプログラムＡを供給
し、各チャネル装置はマイクロプログラムＡを実行する
ことによって主記憶装置から入出力マイクロプログラム
Ｂを読み出し実行するシステムにおいて、各チャネル装
置は、マイクロプログラムＡおよびＢを格納する制御メ
モリと、チャネル制御装置から送られてくるマイクロプ
ログラムＡを制御メモリにロードする手段と、チャネル
制御装置の指示により制御メモリからマイクロプログラ
ムＡを読み出し実行することにより主記憶装置からマイ
クロプログラムＢを読み出し制御メモリにロードするマ
イクロプログラム制御手段と、制御メモリにロードされ
るマイクロプログラムをマイクロプログラムＡからマイ
クロプログラムＢに切り替える手段と、マイクロプログ
ラムＢの制御メモリへのローディングの終了をチャネル
制御装置に通知する手段とを備えて構成される。

【００２１】

【作用】電源投入後全てのチャネル装置のマイクロプロ
グラムの実行を抑止し、チャネル制御装置からの指示に
よりマイクロプログラムＡを全てのチャネル装置の制御
メモリにロードし、マイクロプログラムＡのローディン
グが終了した後に、チャネル制御装置はマイクロプログ
ラムＡの実行を開始させる指示およびマイクロプログラ
ムＢに関する主記憶装置のアクセス制御情報を各チャネ
ル装置毎に与え、各チャネル装置は上記指示およびアク
セス制御情報に基づき主記憶装置から各自のマイクロプ
ログラムＢを読み出して制御メモリに格納し、マイクロ
プログラムＢの格納が終わると、実行手段はマイクロプ
ログラムＢの実行を開始し、終了通知手段はマイクロプ
ログラムローディングの終了をチャネル制御装置に通知
することによりマイクロプログラムローディングを終了
する。

【００２２】

【実施例】以下、本発明の実施例について詳細に説明す
る。図１は、本発明によるマイクロプログラムローディ
ング方式を適用したチャネル装置を示す。なお、システ
ムの全体構成は図４において各チャネル装置５−ｉ（ｉ
＝１〜Ｎ）の代わりに図１のチャネル装置２０を置き換
えたものである。

【００２３】図１において、チャネル装置２０は共通バ
ス６によってチャネル制御装置４と接続され、チャネル
制御装置４を介して主記憶装置２と接続される。チャネ
ル装置２０は他方において入出力装置２９と接続され
る。

【００２４】チャネル装置２０のバス制御回路２１は共
通バス６に接続され、主記憶装置２へのアクセスを制御
する。データバッファ２２はバス制御回路２１およびＩ
／Ｏ制御回路２３に接続され、主記憶装置２と入出力装
置２９との間の転送データを格納する。

【００２５】制御メモリ２６はマイクロプログラムＡお
よびＢを格納する。マイクロプログラム制御回路２７は
制御メモリ２６に格納されたマイクロプログラムの命令
コードをマイクロ命令レジスタ２８に読み出し実行す
る。

【００２６】セレクタ２５は、バス制御回路２１からの
データとマイクロプログラム制御回路２７からのデータ
のうちどちらか一方を選択し制御メモリ２６へ出力す
る。セレクタ２５の選択動作は、ＭＰＬ実行中ビット回
路２４の出力によって制御される。

【００２７】図２はＭＰＬ実行中ビット回路２４の一例
を示す。図２において、バス制御回路２１はコマンドデ
コーダ３０によって共通バス６からのコマンドをデコー
ドし、その出力をＦＦ３１のセット端子Ｓに供給する。
ＦＦ３１はＮＯＲ回路３２により、電源オンまたはＩＭ
ＰＬ（イニシャルマイクロプログラムローディング）開
始時にリセットされる。

【００２８】図３はコマンドフォーマットを示す。図３
において、コマンドフォーマット３３はコマンド部３３
Ａおよびデータ部３３Ｂからなる。コマンド部３３Ａは
マイクロプログラムローディングを示すコマンドコー
ド、マイクロプログラムをロードするチャネル装置を識
別するＩＤ部、および、マイクロプログラムＡを書き込
む制御メモリ２６のアドレスを含む。

【００２９】データ部３３Ｂは制御メモリ２６に書き込
まれるマイクロプログラムデータを含む。以下、図１の
チャネル装置２０のマイクロプログラムローディング動
作について説明する。

【００３０】（１）システムの電源が投入されると、全
てのチャネル装置２０においてＦＦ３１はリセットされ
ＭＰＬ実行中ビットレジスタ２４は”１”となり、マイ
クロプログラムの実行はストップ状態となる。この時、
セレクタ２５はバス制御回路２１からのデータを選択し
制御メモリ２６へ出力する。

【００３１】（２）チャネル制御装置４はマイクロプロ
グラムＡを制御メモリ２６にロードするためのコマンド
（共通バスコマンド）を送出する。共通バスコマンドの
送り先としては、図３に示すコマンドフォーマットのＩ
Ｄ部によってシステム内の全チャネル装置２０が指定さ
れる。

【００３２】（３）各チャネル装置２０においては、共
通バスコマンドのコマンドコードおよびＩＤがデコード
され、自分に対してマイクロプログラムＡのローディン
グが指示されていることが認識される。ＭＰＬ実行中ビ
ットは”１”であるから、チャネル制御装置４からのコ
マンドのデータ部３３Ｂに含まれるマイクロプログラム
Ａが、バス制御回路２１およびセレクタ２５を介して、
コマンドの制御メモリアドレス部で示される制御メモリ
２６のアドレスに書き込まれる。

【００３３】（４）チャネル制御装置４は全てのチャネ
ル装置２０の制御メモリ２６にマイクロプログラムＡを
書き込むまで（２）〜（３）を繰り返す。

【００３４】（５）次に、チャネル制御装置４は、バス
制御回路２１を通じてマイクロプログラム制御回路２７
に対して、主記憶装置２に格納されているマイクロプロ
グラムＢの先頭アドレス等の主記憶アクセス制御情報を
供給すると共に、マイクロプログラムＡの実行開始を指
示する。

【００３５】（６）チャネル制御装置４からマイクロプ
ログラム実行開始指示を受領すると、ＭＰＬ実行中ビッ
トレジスタ２４のＦＦ３１はイネーブル（”０”）とな
る。これによって、マイクロプログラム制御回路２７は
制御メモリ２６からマイクロプログラムＡの命令コード
を読み出し実行し、バス制御回路２１に対して主記憶装
置２からのマイクロプログラムＢの読み出しを指示す
る。

【００３６】また、ＭＰＬ実行中ビットが”０”となる
と、セレクタ２５はマイクロプログラム制御回路２７か
ら出力されるデータを選択して制御メモリ２６へ出力す
る。

【００３７】（７）バス制御回路２１は、マイクロプロ
グラム制御回路２７から指示された主記憶アクセス情報
に基づき、主記憶装置２に対してマイクロプログラムＢ
に関する所定のバイト単位（例えば３２バイト）のフェ
ッチ要求コマンドを出力し、その応答としてマイクロプ
ログラムＢのデータを受領すると、それをマイクロプロ
グラム制御回路２７へ送る。

【００３８】（８）マイクロプログラム制御回路２７
は、バス制御回路２１から入力したマイクロプログラム
Ｂのデータをセレクタ２５を通じて制御メモリ２６のマ
イクロプログラムＢ領域に格納する。そして主記憶アド
レスを更新し、つぎのデータのフェッチを指示する。

【００３９】（９）マイクロプログラム制御回路２７は
マイクロプログラムＢを全てフェッチするまで（７）〜
（８）の処理を繰り返し実行する。

【００４０】（１０）マイクロプログラム制御回路２７
はマイクロプログラムＡを実行することによって主記憶
装置２よりマイクロプログラムＢを全てフェッチし終わ
ると、プログラム制御をマイクロプログラムＢに移行
（ブランチ）し、その結果、マイクロプログラムＢの実
行が開始される。

【００４１】（１１）マイクロプログラム制御回路２７
はバス制御回路２１を介してチャネル制御装置４に対し
てマイクロプログラムローディングの終了を通知する。

【００４２】

【発明の効果】上述のように、本発明によれば、ＣＰＵ
および主記憶装置に接続されるチャネル制御装置に共通
バスで接続された多数のチャネル装置を有するシステム
において、先ずチャネル制御装置から共通バスを通じて
全チャネル装置に対してブートストラップ用マイクロプ
ログラムを供給して各チャネル装置の制御メモリに格納
させる。

【００４３】次に、チャネル装置がブートストラップ用
マイクロプログラムを実行することにより本体マイクロ
プログラムを主記憶装置からチャネル装置の制御メモリ
に読み出し、次に、マイクロプログラムの実行の制御を
ブートストラップ用マイクロプログラムから本体マイク
ロプログラムへ移す。

【００４４】このようにして、チャネル装置に対するマ
イクロプログラムローディングに要する時間が短縮さ
れ、システムの処理速度が向上する。

【図面の簡単な説明】

【図１】本発明によるチャネル装置を示す図である。

【図２】ＭＰＬ実行中ビット回路の一例を示す図であ
る。

【図３】コマンドフォーマットを示す図である。

【図４】システムの基本構成を示す図である。

【図５】チャネル制御装置の構成を示す図である。

【図６】従来のチャネル装置を示す図である。

【図７】制御メモリの内容を示す図である。

【符号の説明】

１ ＣＰＵ ２ 主記憶装置 ３ 主記憶制御装置 ４ チャネル制御装置 ５−１〜５−Ｎ チャネル装置 ６ 共通バス ７ 制御メモリ ８ 主記憶アクセス制御回路 ９ 主記憶アクセスバッファ １０ マイクロプログラム制御回路 １１ チャネル送出バッファ １２ バス制御回路 １３ バス制御回路 １４ 制御メモリ １４Ａ、１４Ｂ 制御メモリ１４の領域 １５ ＳＶＰ制御回路 １６ データバッファ １７ マイクロプログラム制御回路 １８ Ｉ／０制御回路 １９ 入出力装置 ２０ チャネル装置 ２１ バス制御回路 ２２ データバッファ ２３ Ｉ／Ｏ制御回路 ２４ ＭＰＬ実行中ビット回路 ２５ セレクタ ２６ 制御メモリ ２７ マイクロプログラム制御回路 ２８ マイクロ命令レジスタ ２９ 入出力装置 ３０ コマンドデコーダ ３１ フリップフロップ ３２ ＮＯＲ回路 ３３ コマンドフォーマット ３３Ａ コマンド部 ３３Ｂ データ部

Claims (1)

【特許請求の範囲】
1. 【請求項１】ＣＰＵおよび主記憶装置と、前記主記憶装
   置に接続されるチャネル制御装置と、前記チャネル制御
   装置に共通バスを介して接続される複数のチャネル装置
   を有し、前記チャネル制御装置は各前記チャネル装置に
   対してブートストラップ用マイクロプログラムＡを供給
   し、各前記チャネル装置はマイクロプログラムＡを実行
   することによって前記主記憶装置から入出力マイクロプ
   ログラムＢを読み出し実行するシステムにおいて、各前
   記チャネル装置は、 マイクロプログラムＡおよびＢを格納する制御メモリ
   と、 前記チャネル制御装置から送られてくるマイクロプログ
   ラムＡを前記制御メモリにロードする手段と、 前記チャネル制御装置からの指示により制御メモリから
   マイクロプログラムＡを読み出し実行することにより前
   記主記憶装置からマイクロプログラムＢを読み出し前記
   制御メモリにロードするマイクロプログラム制御手段
   と、 前記制御メモリにロードされるマイクロプログラムを、
   マイクロプログラムＡからマイクロプログラムＢに切り
   替える手段と、 マイクロプログラムＢの前記制御メモリへのローディン
   グの終了をチャネル制御装置に通知する手段とを備え、 電源投入後全ての前記チャネル装置のマイクロプログラ
   ムの実行を抑止し、前記チャネル制御装置からの指示に
   よりマイクロプログラムＡを全ての前記チャネル装置の
   制御メモリにロードし、マイクロプログラムＡのローデ
   ィングが終了した後に、前記チャネル制御装置はマイク
   ロプログラムＡの実行を開始させる指示およびマイクロ
   プログラムＢに関する主記憶装置のアクセス制御情報を
   各チャネル装置毎に与え、各前記チャネル装置は上記指
   示およびアクセス制御情報に基づき前記主記憶装置から
   各自のマイクロプログラムＢを読み出して前記制御メモ
   リに格納し、マイクロプログラムＢの格納が終わると、
   前記マイクロプログラム制御手段はマイクロプログラム
   Ｂの実行を開始し、前記終了通知手段はマイクロプログ
   ラムローディングの終了を前記チャネル制御装置に通知
   することによりマイクロプログラムローディングを終了
   することを特徴とするマイクロプログラムローディング
   方式。