JPH05103082A - 二重化制御回路 - Google Patents
二重化制御回路Info
- Publication number
- JPH05103082A JPH05103082A JP3263472A JP26347291A JPH05103082A JP H05103082 A JPH05103082 A JP H05103082A JP 3263472 A JP3263472 A JP 3263472A JP 26347291 A JP26347291 A JP 26347291A JP H05103082 A JPH05103082 A JP H05103082A
- Authority
- JP
- Japan
- Prior art keywords
- terminals
- output
- duplex
- control circuit
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Power Sources (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Exchange Systems With Centralized Control (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 電源投入シーケンスを持つ回路に用いられる
二重化制御回路において、活線挿抜時にピンとマザーボ
ードとの接触を保証して正しい二重化制御を可能にす
る。 【構成】 マザーボードの設定またはソフト制御により
一方をマスタ，他方をスレーブとして機能する二重化制
御回路１，２において、電源投入シーケンスを持たせる
ために電源端子１１〜１４のピンを他の端子より長尺に
した場合、他の端子３，４，７〜１０と同尺の誤動作防
止信号用端子５，６を設け、この端子５，６がマザーボ
ードと接触してアースされてから入力端子７，８の出力
状態を基に出力端子９，１０の出力状態を確定する論理
回路１０２，２０２を設ける。
二重化制御回路において、活線挿抜時にピンとマザーボ
ードとの接触を保証して正しい二重化制御を可能にす
る。 【構成】 マザーボードの設定またはソフト制御により
一方をマスタ，他方をスレーブとして機能する二重化制
御回路１，２において、電源投入シーケンスを持たせる
ために電源端子１１〜１４のピンを他の端子より長尺に
した場合、他の端子３，４，７〜１０と同尺の誤動作防
止信号用端子５，６を設け、この端子５，６がマザーボ
ードと接触してアースされてから入力端子７，８の出力
状態を基に出力端子９，１０の出力状態を確定する論理
回路１０２，２０２を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、交換機，ＰＢＸ（構内
交換機），無線制御局，ＭＵＸ（多重化回路），ＴＤＭ
（時分割多重化回路）等の電源投入シーケンスを持つ回
路に使用される二重化制御装置に関する。
交換機），無線制御局，ＭＵＸ（多重化回路），ＴＤＭ
（時分割多重化回路）等の電源投入シーケンスを持つ回
路に使用される二重化制御装置に関する。
【０００２】
【従来の技術】図２は、この種従来の二重化制御装置の
構成を示している。図２において、２１および２２は、
マザーボードの設定またはソフト制御により一方をマス
タ，他方をスレーブとして機能させる二重化制御回路で
あり、対称位置に配置されている。
構成を示している。図２において、２１および２２は、
マザーボードの設定またはソフト制御により一方をマス
タ，他方をスレーブとして機能させる二重化制御回路で
あり、対称位置に配置されている。
【０００３】各二重化制御回路２１，２２は、それぞれ
のデフォルト設定端子２３，２４に接続したパルス発生
回路３３，３４と、パルス発生回路３３，３４の出力パ
ルスを一方の入力とし入力端子２５，２６からの二重化
制御信号を他方の入力とするＡＮＤゲート３５，３６
と、このＡＮＤゲート３５，３６の出力を一方の入力と
し、外部入力信号線３９，４０から入力される二重化制
御信号を他方の入力とするＮＯＲゲート３７，３８とか
ら構成される。二重化制御回路２１の出力端子２７は二
重化制御回路２２の入力端子２６に接続され、さらに二
重化制御回路２２の出力端子２８は二重化制御回路２１
の入力端子２５に接続されている。また、２９，３０は
二重化制御回路２１，２２のＶｃｃ電源端子であり、３
１，３２はグランド端子である。
のデフォルト設定端子２３，２４に接続したパルス発生
回路３３，３４と、パルス発生回路３３，３４の出力パ
ルスを一方の入力とし入力端子２５，２６からの二重化
制御信号を他方の入力とするＡＮＤゲート３５，３６
と、このＡＮＤゲート３５，３６の出力を一方の入力と
し、外部入力信号線３９，４０から入力される二重化制
御信号を他方の入力とするＮＯＲゲート３７，３８とか
ら構成される。二重化制御回路２１の出力端子２７は二
重化制御回路２２の入力端子２６に接続され、さらに二
重化制御回路２２の出力端子２８は二重化制御回路２１
の入力端子２５に接続されている。また、２９，３０は
二重化制御回路２１，２２のＶｃｃ電源端子であり、３
１，３２はグランド端子である。
【０００４】なお、図には示してないが、端子２３〜３
２には、二重化制御回路２１，２２とマザーボードとを
接続する接点ピンが設けられている。
２には、二重化制御回路２１，２２とマザーボードとを
接続する接点ピンが設けられている。
【０００５】次に、上記従来の二重化制御装置の動作に
ついて説明する。図２において、パルス発生回路３３，
３４は「Ｌ」入力に対し一定時間「Ｌ」パルスを出力す
るものであるため、二重化制御回路２１，２２に同時に
電源が投入されると、二重化制御回路２２では、パルス
発生回路３４の出力が「Ｌ」である間、ＡＮＤゲート３
６の出力は「Ｌ」となる。ここで、外部入力信号線４０
が「Ｌ」であれば、ＮＯＲゲート３８の出力は「Ｈ」と
なる。
ついて説明する。図２において、パルス発生回路３３，
３４は「Ｌ」入力に対し一定時間「Ｌ」パルスを出力す
るものであるため、二重化制御回路２１，２２に同時に
電源が投入されると、二重化制御回路２２では、パルス
発生回路３４の出力が「Ｌ」である間、ＡＮＤゲート３
６の出力は「Ｌ」となる。ここで、外部入力信号線４０
が「Ｌ」であれば、ＮＯＲゲート３８の出力は「Ｈ」と
なる。
【０００６】一方、二重化制御回路２１では、パルス発
生回路３３の出力は「Ｈ」であるため、ＮＯＲゲート３
８の出力が「Ｈ」の間、ＡＮＤゲート３５の出力は
「Ｈ」となり、ＮＯＲゲート３７の出力は「Ｌ」とな
る。従って、パルス発生回路３４の出力が「Ｈ」となっ
てもＡＮＤゲート３６の出力は「Ｌ」となり、ＮＯＲゲ
ート３８の出力は「Ｈ」，ＮＯＲゲート３７の出力は
「Ｌ」の状態を維持する。
生回路３３の出力は「Ｈ」であるため、ＮＯＲゲート３
８の出力が「Ｈ」の間、ＡＮＤゲート３５の出力は
「Ｈ」となり、ＮＯＲゲート３７の出力は「Ｌ」とな
る。従って、パルス発生回路３４の出力が「Ｈ」となっ
てもＡＮＤゲート３６の出力は「Ｌ」となり、ＮＯＲゲ
ート３８の出力は「Ｈ」，ＮＯＲゲート３７の出力は
「Ｌ」の状態を維持する。
【０００７】次に、外部入力信号線４０にソフト制御な
どにより「Ｈ」のパルスが入力されると、ＮＯＲゲート
３８の出力は「Ｌ」となり、ＮＯＲゲート３７の出力は
「Ｈ」となる。また、外部入力信号線３９に「Ｈ」のパ
ルスが入力されると、ＮＯＲ３７の出力が「Ｌ」とな
り、ＮＯＲゲート３８の出力は「Ｈ」となる。
どにより「Ｈ」のパルスが入力されると、ＮＯＲゲート
３８の出力は「Ｌ」となり、ＮＯＲゲート３７の出力は
「Ｈ」となる。また、外部入力信号線３９に「Ｈ」のパ
ルスが入力されると、ＮＯＲ３７の出力が「Ｌ」とな
り、ＮＯＲゲート３８の出力は「Ｈ」となる。
【０００８】このように上記構成の二重化制御装置にお
いては、電源を投入すると、端子（ピン）２３，２４の
うち、「Ｈ」となっている方のＮＯＲゲート３７，３８
の出力が「Ｌ」（マスタ）となる。また、外部入力信号
線３９または４０に「Ｈ」のパルスを入力した方のＮＯ
Ｒゲート３７または３８の出力が「Ｌ」（マスタ）とな
る。
いては、電源を投入すると、端子（ピン）２３，２４の
うち、「Ｈ」となっている方のＮＯＲゲート３７，３８
の出力が「Ｌ」（マスタ）となる。また、外部入力信号
線３９または４０に「Ｈ」のパルスを入力した方のＮＯ
Ｒゲート３７または３８の出力が「Ｌ」（マスタ）とな
る。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の二重化制御装置では、端子２９〜３２に対応する接
点に長尺ピンを用い、端子２３〜２８に対応するピンが
マザーボードと接触する前に電源が投入される構成にし
た場合、活線挿抜により、一方の二重化制御回路の電源
を後から投入すると、端子２５，２６の入力が「Ｈ」と
なるため、相手の状態に拘らず、ＮＯＲゲート３７，３
８の出力が「Ｌ」となる。この状態で端子２３〜３８に
対応するピンがマザーボードと接触すると、ＮＯＲゲー
ト３７，３８の出力が共に「Ｌ」になるため、ＮＯＲゲ
ート３７，３８のどちらが「Ｌ」で安定するかが定まら
ない。すなわち、活線挿抜による電源投入時に相手を未
実装またはスレーブと誤って判断してしまい、自己をマ
スタに設定することができないという問題があった。
来の二重化制御装置では、端子２９〜３２に対応する接
点に長尺ピンを用い、端子２３〜２８に対応するピンが
マザーボードと接触する前に電源が投入される構成にし
た場合、活線挿抜により、一方の二重化制御回路の電源
を後から投入すると、端子２５，２６の入力が「Ｈ」と
なるため、相手の状態に拘らず、ＮＯＲゲート３７，３
８の出力が「Ｌ」となる。この状態で端子２３〜３８に
対応するピンがマザーボードと接触すると、ＮＯＲゲー
ト３７，３８の出力が共に「Ｌ」になるため、ＮＯＲゲ
ート３７，３８のどちらが「Ｌ」で安定するかが定まら
ない。すなわち、活線挿抜による電源投入時に相手を未
実装またはスレーブと誤って判断してしまい、自己をマ
スタに設定することができないという問題があった。
【００１０】本発明は、このような従来の問題を解決す
るものであり、活線挿抜による電源投入時にピンとマザ
ーボードとの接触を保証して正しい二重化制御ができる
優れた二重化制御装置を提供することを目的とする。
るものであり、活線挿抜による電源投入時にピンとマザ
ーボードとの接触を保証して正しい二重化制御ができる
優れた二重化制御装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するために、二重化制御回路の電源ピンがマザーボー
ドに接触してから二重化制御ラインのピンがマザーボー
ドに接触するまで二重化制御回路の出力をスレーブ状態
に維持し、二重化制御ラインのピンがマザーボードに接
触した時点で二重化相手の出力状態を入力して自己の出
力状態を確定する回路手段を備えたものである。
成するために、二重化制御回路の電源ピンがマザーボー
ドに接触してから二重化制御ラインのピンがマザーボー
ドに接触するまで二重化制御回路の出力をスレーブ状態
に維持し、二重化制御ラインのピンがマザーボードに接
触した時点で二重化相手の出力状態を入力して自己の出
力状態を確定する回路手段を備えたものである。
【００１２】
【作用】したがって、本発明によれば、回路手段で二重
化制御ラインのピンがマザーボードに接触してから二重
化相手の出力状態を基に自己の出力状態を決定すること
により、活線挿抜時に二重化制御回路の出力が不定にな
るのを防止できるという効果を有する。
化制御ラインのピンがマザーボードに接触してから二重
化相手の出力状態を基に自己の出力状態を決定すること
により、活線挿抜時に二重化制御回路の出力が不定にな
るのを防止できるという効果を有する。
【００１３】
【実施例】図１は、本発明の一実施例を示す構成図であ
る。
る。
【００１４】図１において、１および２は、マザーボー
ドの設定またはソフト制御により一方をマスタ，他方を
スレーブとして機能させる二重化制御回路であり、これ
らは対称位置に配置されている。３〜１４は、二重化制
御回路１，２の各種端子であり、これら端子３〜１４に
は、マザーボードとを接続する接点ピン（いずれも図示
せず）が設けられている。そして、これら二重化制御回
路１，２に電源投入シーケンスを得るために電源ピンに
相立する端子１１〜１４に長尺ピンを用いた場合、端子
３〜１０に対応するピンは短尺ピンとなる。
ドの設定またはソフト制御により一方をマスタ，他方を
スレーブとして機能させる二重化制御回路であり、これ
らは対称位置に配置されている。３〜１４は、二重化制
御回路１，２の各種端子であり、これら端子３〜１４に
は、マザーボードとを接続する接点ピン（いずれも図示
せず）が設けられている。そして、これら二重化制御回
路１，２に電源投入シーケンスを得るために電源ピンに
相立する端子１１〜１４に長尺ピンを用いた場合、端子
３〜１０に対応するピンは短尺ピンとなる。
【００１５】端子３，４は、二重化制御回路１，２にお
ける電源投入時のデフォルト状態を決めるデフォルト端
子を示し、端子３は開放され、端子４はアースされてい
る。また、端子５，６は、活線挿抜による電源投入時に
相手を未実装またはスレーブと誤判断し自己をマスタに
設定することを防止する誤動作防止信号端子を示し、両
端子５，６はアースされている。端子７，８は二重化制
御信号入力端子を、端子９，１０は二重化制御信号出力
端子を示し、端子７と１０間、端子８と９間はそれぞれ
接続されている。また、端子１１，１２はＶｃｃ電源端
子を、端子１３，１４はグランド端子をそれぞれ示して
いる。
ける電源投入時のデフォルト状態を決めるデフォルト端
子を示し、端子３は開放され、端子４はアースされてい
る。また、端子５，６は、活線挿抜による電源投入時に
相手を未実装またはスレーブと誤判断し自己をマスタに
設定することを防止する誤動作防止信号端子を示し、両
端子５，６はアースされている。端子７，８は二重化制
御信号入力端子を、端子９，１０は二重化制御信号出力
端子を示し、端子７と１０間、端子８と９間はそれぞれ
接続されている。また、端子１１，１２はＶｃｃ電源端
子を、端子１３，１４はグランド端子をそれぞれ示して
いる。
【００１６】二重化制御回路１は、デフォルト設定端子
３のデフォルト状態、すなわち「Ｌ」入力に対し一定時
間「Ｌ」の出力を送出するパルス発生回路１０１と、誤
動作防止信号端子５に接続されたインバータ１０２と、
パルス発生回路１０１の出力信号とインバータ１０２の
出力信号および入力端子７に加えられる二重化制御信号
とを３入力するＡＮＤゲート１０３と、このＡＮＤゲー
ト１０３の出力信号と外部入力信号線１０５から入力さ
れる二重化制御信号とを２入力とするＮＯＲゲート１０
４とから構成され、端子３，５，７はそれぞれ抵抗を介
してＶｃｃ電源に接続されている。
３のデフォルト状態、すなわち「Ｌ」入力に対し一定時
間「Ｌ」の出力を送出するパルス発生回路１０１と、誤
動作防止信号端子５に接続されたインバータ１０２と、
パルス発生回路１０１の出力信号とインバータ１０２の
出力信号および入力端子７に加えられる二重化制御信号
とを３入力するＡＮＤゲート１０３と、このＡＮＤゲー
ト１０３の出力信号と外部入力信号線１０５から入力さ
れる二重化制御信号とを２入力とするＮＯＲゲート１０
４とから構成され、端子３，５，７はそれぞれ抵抗を介
してＶｃｃ電源に接続されている。
【００１７】また、二重化制御回路２は、デフォルト設
定端子４のデフォルト状態、すなわち「Ｌ」入力に対し
一定時間「Ｌ」の出力を送出するパルス発生回路２０１
と、誤動作防止信号用端子６に接続されたインバータ２
０２と、パルス発生回路２０１の出力信号とインバータ
２０２の出力信号および入力端子８に加えられる二重化
制御信号とを３入力とするＡＮＤゲート２０３と、この
ＡＮＤゲート２０３の出力信号と外部入力信号線２０５
から入力される二重化制御信号とを２入力するＮＯＲゲ
ート２０４とから構成され、端子４，６，８は抵抗を介
してＶｃｃ電源に接続されている。
定端子４のデフォルト状態、すなわち「Ｌ」入力に対し
一定時間「Ｌ」の出力を送出するパルス発生回路２０１
と、誤動作防止信号用端子６に接続されたインバータ２
０２と、パルス発生回路２０１の出力信号とインバータ
２０２の出力信号および入力端子８に加えられる二重化
制御信号とを３入力とするＡＮＤゲート２０３と、この
ＡＮＤゲート２０３の出力信号と外部入力信号線２０５
から入力される二重化制御信号とを２入力するＮＯＲゲ
ート２０４とから構成され、端子４，６，８は抵抗を介
してＶｃｃ電源に接続されている。
【００１８】次に、上記実施例の動作について説明す
る。上記の実施例において、入力端子７，８に加えられ
る二重化制御信号の状態が「Ｌ」のときマスタとして機
能し、「Ｈ」のときスレーブとして機能する。また、デ
フォルト設定端子３，４では「Ｌ」に落ちている方がス
レーブとなる。さらに、外部入力信号線１０５，２０５
はソフト制御などにより二重化切り替えを行うもので、
「Ｈ」パルスが入力された方がマスタとなる。
る。上記の実施例において、入力端子７，８に加えられ
る二重化制御信号の状態が「Ｌ」のときマスタとして機
能し、「Ｈ」のときスレーブとして機能する。また、デ
フォルト設定端子３，４では「Ｌ」に落ちている方がス
レーブとなる。さらに、外部入力信号線１０５，２０５
はソフト制御などにより二重化切り替えを行うもので、
「Ｈ」パルスが入力された方がマスタとなる。
【００１９】今、仮に二重化制御回路２が活線状態で引
き抜かれたとする。このとき、二重化制御回路１の入力
端子７の入力は「Ｈ」となるため、以前の状態に拘ら
ず、出力端子９の出力は「Ｌ」（マスタ）となる。
き抜かれたとする。このとき、二重化制御回路１の入力
端子７の入力は「Ｈ」となるため、以前の状態に拘ら
ず、出力端子９の出力は「Ｌ」（マスタ）となる。
【００２０】ここで、再び二重化制御回路２を活線状態
で復旧させると、その電源端子１２，１４が先ずマザー
ボードと接触するが、端子４，６，８はマザーボードと
接触していない。従って、外部入力信号線２０５が
「Ｌ」の状態では、出力端子１０の出力は「Ｈ」とな
る。次に、端子４，６，８がマザーボードと接触する
と、入力端子８の入力が「Ｌ」になるため、出力端子１
０の出力は「Ｈ」のままである。
で復旧させると、その電源端子１２，１４が先ずマザー
ボードと接触するが、端子４，６，８はマザーボードと
接触していない。従って、外部入力信号線２０５が
「Ｌ」の状態では、出力端子１０の出力は「Ｈ」とな
る。次に、端子４，６，８がマザーボードと接触する
と、入力端子８の入力が「Ｌ」になるため、出力端子１
０の出力は「Ｈ」のままである。
【００２１】このように本実施例によれば、電源端子１
２，１４がマザーボードに接触してから誤動作防止信号
用端子６がマザーボードと接触してアースされるまで出
力端子１０の出力は「Ｈ」に保たれ、誤動作防止信号用
端子６がマザーボードに接触すると、入力端子８の入力
により出力端子１０の出力が定まるため、活線挿抜時に
二重化制御出力を正しい状態に設定することができ、従
来のように相手を未実装またはスレーブと誤判断して自
己をマスタに設定してしまうという問題を未然に防止で
きるという効果がある。
２，１４がマザーボードに接触してから誤動作防止信号
用端子６がマザーボードと接触してアースされるまで出
力端子１０の出力は「Ｈ」に保たれ、誤動作防止信号用
端子６がマザーボードに接触すると、入力端子８の入力
により出力端子１０の出力が定まるため、活線挿抜時に
二重化制御出力を正しい状態に設定することができ、従
来のように相手を未実装またはスレーブと誤判断して自
己をマスタに設定してしまうという問題を未然に防止で
きるという効果がある。
【００２２】
【発明の効果】本発明は、上記実施例より明らかなよう
に、電源投入シーケンスを持つ二重化制御回路に、二重
化制御ラインのピンがマザーボードに接触するまで二重
化制御出力をスレーブ状態に維持させる回路を付加し、
これにより前記ピンがグランドに落ちてから二重化制御
入力の状態を基に二重化制御出力を確定するようにした
ので、活線挿抜時に二重化制御出力が不定になることが
なく、正しい状態に確定できるという効果を有する。
に、電源投入シーケンスを持つ二重化制御回路に、二重
化制御ラインのピンがマザーボードに接触するまで二重
化制御出力をスレーブ状態に維持させる回路を付加し、
これにより前記ピンがグランドに落ちてから二重化制御
入力の状態を基に二重化制御出力を確定するようにした
ので、活線挿抜時に二重化制御出力が不定になることが
なく、正しい状態に確定できるという効果を有する。
【図１】本発明の一実施例における二重化制御装置の構
成図
成図
【図２】従来の二重化制御装置の構成図
１，２ 二重化制御回路 ３，４ デフォルト設定端子 ５，６ 誤動作防止信号用端子 ７，８ 二重化制御信号入力端子 ９，１０ 二重化制御信号出力端子 １１，１２ Ｖｃｃ電源端子 １３，１４ グランド端子 １０１，２０１ パルス発生回路 １０２，２０２ インバータ １０３，２０３ ＡＮＤゲート １０４，２０４ ＮＯＲゲート １０５，２０５ 外部入力信号線
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｊ 3/04 Ｚ 8843−5Ｋ Ｈ０４Ｑ 3/545 8843−5Ｋ
Claims (1)
- 【請求項１】電源投入シーケンスを持つ回路に用いら
れ、一方がマスタ、他方がスレーブとして機能する二重
化制御回路であって、 前記二重化制御回路の電源ピンがマザーボードに接触し
てから二重化制御ラインのピンがマザーボードに接触す
るまで前記二重化制御回路の出力をスレーブ状態に維持
し、前記二重化制御ラインのピンがマザーボードに接触
した時点で二重化相手の出力状態を入力して自己の出力
状態を確定する回路手段を設けたことを特徴とする二重
化制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3263472A JPH05103082A (ja) | 1991-10-11 | 1991-10-11 | 二重化制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3263472A JPH05103082A (ja) | 1991-10-11 | 1991-10-11 | 二重化制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05103082A true JPH05103082A (ja) | 1993-04-23 |
Family
ID=17389989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3263472A Pending JPH05103082A (ja) | 1991-10-11 | 1991-10-11 | 二重化制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05103082A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7574271B2 (en) * | 2005-10-21 | 2009-08-11 | Inventio Ag | Passenger transportation system especially an escalator or moving walk |
-
1991
- 1991-10-11 JP JP3263472A patent/JPH05103082A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7574271B2 (en) * | 2005-10-21 | 2009-08-11 | Inventio Ag | Passenger transportation system especially an escalator or moving walk |
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