JPH0497570A - サイリスタ - Google Patents
サイリスタInfo
- Publication number
- JPH0497570A JPH0497570A JP21554390A JP21554390A JPH0497570A JP H0497570 A JPH0497570 A JP H0497570A JP 21554390 A JP21554390 A JP 21554390A JP 21554390 A JP21554390 A JP 21554390A JP H0497570 A JPH0497570 A JP H0497570A
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- JP
- Japan
- Prior art keywords
- type base
- electrode
- gate electrode
- type
- base region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000006073 displacement reaction Methods 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 abstract 2
- 239000002184 metal Substances 0.000 abstract 1
- 230000000630 rising effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
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- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はサイリスタに関する。
（従来の技術〕
従来のサイリスタは、第２図（ａ）、（ｂ）に示すよう
に、下面にアノード電極５を設けたＰ型エミッタ領域１
の上に順次積層して設けたＮ型ベース領域２及びＰ型ベ
ース領域３と、Ｐ型ベース領域３の表面に選択的に設け
たＮ型エミッタ領域４と、Ｐ型ベース領域３及びＮ型エ
ミッタ領域４を含む表面に設けた絶縁膜８と、絶縁膜８
を選択的に開孔して設けた開孔部のＰ型ベース領域３に
接続して設けたゲート電極７及びＮ型エミッタ領域４に
接続して設けたカソード電極６とを有して楕成し、アノ
ード電極５に正の電位をカソード電極６に負の電位を印
加し、ゲート電極７とカソード電極６間に正バイアスを
印加することにより、Ｎ型エミッタ領域４よりＰ型ベー
ス領域３へ電荷が注入され、Ｎ型ベース領域２からの正
孔の励起を促し、Ｎ型ベース領域２とＰ型ベース領域３
が導通し、サイリスタがターンオンされる。
に、下面にアノード電極５を設けたＰ型エミッタ領域１
の上に順次積層して設けたＮ型ベース領域２及びＰ型ベ
ース領域３と、Ｐ型ベース領域３の表面に選択的に設け
たＮ型エミッタ領域４と、Ｐ型ベース領域３及びＮ型エ
ミッタ領域４を含む表面に設けた絶縁膜８と、絶縁膜８
を選択的に開孔して設けた開孔部のＰ型ベース領域３に
接続して設けたゲート電極７及びＮ型エミッタ領域４に
接続して設けたカソード電極６とを有して楕成し、アノ
ード電極５に正の電位をカソード電極６に負の電位を印
加し、ゲート電極７とカソード電極６間に正バイアスを
印加することにより、Ｎ型エミッタ領域４よりＰ型ベー
ス領域３へ電荷が注入され、Ｎ型ベース領域２からの正
孔の励起を促し、Ｎ型ベース領域２とＰ型ベース領域３
が導通し、サイリスタがターンオンされる。
通常Ｎ型エミッタ領域にＰ型エミッタの導通部を設けた
ものを抵抗内蔵型サイリスタ、設けないものを高感度サ
イリスタと称し区別している。
ものを抵抗内蔵型サイリスタ、設けないものを高感度サ
イリスタと称し区別している。
この従来の高感度サイリスタは、アノード電極とカソー
ド電極間に立ち上がりの早い電圧を印加するとＮ型ベー
ス領域とＰ型ベース領域間の接合容量を通して変移電流
が流れ、この電流が見かけ上のゲート電流となり、サイ
リスタがオンしてしまうという誤動作が常につきまとっ
ている。このためゲート・カソード間に外部より抵抗を
挿入してＰ型ベース領域及びＮ型エミッタ領域間を等電
位に近づけＮ型エミッタ領域より電子の注入がおきない
ようにして使用される。
ド電極間に立ち上がりの早い電圧を印加するとＮ型ベー
ス領域とＰ型ベース領域間の接合容量を通して変移電流
が流れ、この電流が見かけ上のゲート電流となり、サイ
リスタがオンしてしまうという誤動作が常につきまとっ
ている。このためゲート・カソード間に外部より抵抗を
挿入してＰ型ベース領域及びＮ型エミッタ領域間を等電
位に近づけＮ型エミッタ領域より電子の注入がおきない
ようにして使用される。
しかしながら、余り小さな抵抗ではゲート電流が抵抗を
通して流れてしまい無効分として流れてしまい大きなゲ
ート電流が必要となる６又、大きな抵抗ではゲート・カ
ソード間が等電位とならないので誤動作をおこしやすく
なるという両方の欠点の中間を常にねられなければなら
ないという回路設計上の難しさをかかえていた。
通して流れてしまい無効分として流れてしまい大きなゲ
ート電流が必要となる６又、大きな抵抗ではゲート・カ
ソード間が等電位とならないので誤動作をおこしやすく
なるという両方の欠点の中間を常にねられなければなら
ないという回路設計上の難しさをかかえていた。
〔課題を解決するための手段〕
本発明のサイリスタは、下面にアノード電極を設けたＰ
型エミッタ領域上に順次積層して設けたＮ型ベース領域
及びＰ型ベース領域と、前記Ｐ型ベース領域の表面に選
択的に設けたＮ型エミッタ領域と、前記Ｐ型ベース領域
に接続して設けたゲート電極と、前記Ｎ型エミッタ領域
に接続して設けたカソード電極とを有するサイリスタに
おいて、前記ゲート電極とカソード電極間に設けた絶縁
膜上に前記ゲート電極とカソード電極の夫々に接続し且
つ互に対向させた複数の導体層の細条を設けて構成した
容量素子を備えている。
型エミッタ領域上に順次積層して設けたＮ型ベース領域
及びＰ型ベース領域と、前記Ｐ型ベース領域の表面に選
択的に設けたＮ型エミッタ領域と、前記Ｐ型ベース領域
に接続して設けたゲート電極と、前記Ｎ型エミッタ領域
に接続して設けたカソード電極とを有するサイリスタに
おいて、前記ゲート電極とカソード電極間に設けた絶縁
膜上に前記ゲート電極とカソード電極の夫々に接続し且
つ互に対向させた複数の導体層の細条を設けて構成した
容量素子を備えている。
次に、本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の一実施例を示す平面図
及びＡ−Ａ’線断面図である。
及びＡ−Ａ’線断面図である。
第１図（ａ）、（ｂ）に示すように、下面にアノード電
極５を設けたＰ型エミッタ領域１の上に順次積層して設
けたＮ型ベース領域２及びＰ型ベース領域３と、Ｐ型ベ
ース領域３の表面に選択的に設けｆＳＮ型エミッタ領域
４と、Ｐ型ベース領域３及びＮ型エミッタ領域４を含む
表面に設けた絶縁膜８と、絶縁膜８を選択的に開孔して
設けた開孔部のＰ型ベース領域３に接続して設けたゲー
ト電極７及びＮ型エミッタ領域４に接続して設けたカソ
ード電極６と、Ｐ型ベース領域３とＮ型エミッタ領域４
とのＰＮ接合部を含む表面のゲート電極７とカソード電
極６の間に設けた絶縁膜８の上にゲート電極７及びカソ
ード電極６の夫々と接続し、且つ互に対向させた複数の
金属細条を設けて構成した容量素子とを有して構成され
る。
極５を設けたＰ型エミッタ領域１の上に順次積層して設
けたＮ型ベース領域２及びＰ型ベース領域３と、Ｐ型ベ
ース領域３の表面に選択的に設けｆＳＮ型エミッタ領域
４と、Ｐ型ベース領域３及びＮ型エミッタ領域４を含む
表面に設けた絶縁膜８と、絶縁膜８を選択的に開孔して
設けた開孔部のＰ型ベース領域３に接続して設けたゲー
ト電極７及びＮ型エミッタ領域４に接続して設けたカソ
ード電極６と、Ｐ型ベース領域３とＮ型エミッタ領域４
とのＰＮ接合部を含む表面のゲート電極７とカソード電
極６の間に設けた絶縁膜８の上にゲート電極７及びカソ
ード電極６の夫々と接続し、且つ互に対向させた複数の
金属細条を設けて構成した容量素子とを有して構成され
る。
ここで、容量素子は誘電体として大気を用いているが互
に対向させた細条間を誘電率の大きい窒化シリコン膜等
で充填することにより、大きな容量を得ることができる
。
に対向させた細条間を誘電率の大きい窒化シリコン膜等
で充填することにより、大きな容量を得ることができる
。
以上説明したように本発明は、ゲート電極とカソード電
極間に容量素子を設けることにより、アノード・カソー
ド間に立上りの迷い電圧を印加しても変位電流を分流さ
せることが可能となり、サイリスタを不用意にオンさせ
る現象を防止することができるという効果を有する。
極間に容量素子を設けることにより、アノード・カソー
ド間に立上りの迷い電圧を印加しても変位電流を分流さ
せることが可能となり、サイリスタを不用意にオンさせ
る現象を防止することができるという効果を有する。
第１図（ａ）、（ｂ）は本発明の一実施例を示す平面図
及びＡ−Ａ’線断面図、第２図（ａ〉。 （ｂ）は従来のサイリスタの一例を示す平面図及びＢ−
Ｂ’線断面図である。 １・・・Ｐ型エミッタ領域、２・・・Ｎ型ベース領域、
３・・・Ｐ型ベース領域、４・・・Ｎ型エミッタ領域、
−５・・・アノードを極、６・・・カソード電極、７・
・・ゲート電極、８・・・絶縁膜。
及びＡ−Ａ’線断面図、第２図（ａ〉。 （ｂ）は従来のサイリスタの一例を示す平面図及びＢ−
Ｂ’線断面図である。 １・・・Ｐ型エミッタ領域、２・・・Ｎ型ベース領域、
３・・・Ｐ型ベース領域、４・・・Ｎ型エミッタ領域、
−５・・・アノードを極、６・・・カソード電極、７・
・・ゲート電極、８・・・絶縁膜。
Claims (1)
- 下面にアノード電極を設けたＰ型エミッタ領域上に順
次積層して設けたＮ型ベース領域及びＰ型ベース領域と
、前記Ｐ型ベース領域の表面に選択的に設けたＮ型エミ
ッタ領域と、前記Ｐ型ベース領域に接続して設けたゲー
ト電極と、前記Ｎ型エミッタ領域に接続して設けたカソ
ード電極とを有するサイリスタにおいて、前記ゲート電
極とカソード電極間に設けた絶縁膜上に前記ゲート電極
とカソード電極の夫々に接続し且つ互に対向させた複数
の導体層の細条を設けて構成した容量素子を備えたこと
を特徴とするサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21554390A JPH0497570A (ja) | 1990-08-15 | 1990-08-15 | サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21554390A JPH0497570A (ja) | 1990-08-15 | 1990-08-15 | サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0497570A true JPH0497570A (ja) | 1992-03-30 |
Family
ID=16674171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21554390A Pending JPH0497570A (ja) | 1990-08-15 | 1990-08-15 | サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0497570A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318757A (ja) * | 1993-04-15 | 1994-11-15 | Nec Corp | 固体レーザ |
-
1990
- 1990-08-15 JP JP21554390A patent/JPH0497570A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318757A (ja) * | 1993-04-15 | 1994-11-15 | Nec Corp | 固体レーザ |
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