JPH0496852A - Buffer memory connection control circuit - Google Patents
Buffer memory connection control circuitInfo
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- JPH0496852A JPH0496852A JP21543690A JP21543690A JPH0496852A JP H0496852 A JPH0496852 A JP H0496852A JP 21543690 A JP21543690 A JP 21543690A JP 21543690 A JP21543690 A JP 21543690A JP H0496852 A JPH0496852 A JP H0496852A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバッファメモリ接続制御回路、特に、転送バッ
ファメモリの他に転送データ準備バッファメモリを設け
、転送バッファメモリと転送データ準備バッファメモリ
を置換することにより、バッファメモリ間のデータ転送
を不要とした制御回路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention provides a buffer memory connection control circuit, in particular, a transfer data preparation buffer memory is provided in addition to the transfer buffer memory, and the transfer buffer memory and the transfer data preparation buffer memory are replaced. The present invention relates to a control circuit that eliminates the need for data transfer between buffer memories.
従来、この種のバッファメモリ間のデータ転送方式は、
マイクロプログラムによって転送データ準備バッファメ
モリ領域と、転送バッファメモリ領域の転送データを交
換する制御方式となっていた。Conventionally, this type of data transfer method between buffer memories is
The control system used a microprogram to exchange transfer data between the transfer data preparation buffer memory area and the transfer buffer memory area.
上述した従来の技術は、中央処理装置から外部インタフ
ェース制御部へのデータ転送の場合、マイクロプログラ
ムの制御により、転送データ準備バッファメモリに転送
データを設定してから、転送バッファメモリへ転送デー
タを展開する。また、外部インタフェース制御部から中
央処理装置へのデータ転送の場合、マイクロプログラム
の制御により、転送バッファメモリから転送データ準備
バッファメモリに転送データを展開する方式となってい
るため、マイクロプログラムの制御によるために、正常
に転送データがバッファメモリに展開されているかの正
当性の確認を行わなければならず、また、バッファメモ
リにマイクロプログラムにより転送データを展開するた
めに多大な時間を費やすという欠点がある。In the case of data transfer from the central processing unit to the external interface control unit, the conventional technology described above sets the transfer data in the transfer data preparation buffer memory under the control of a microprogram, and then develops the transfer data in the transfer buffer memory. do. Furthermore, in the case of data transfer from the external interface control unit to the central processing unit, the transfer data is expanded from the transfer buffer memory to the transfer data preparation buffer memory under the control of the microprogram. Therefore, it is necessary to confirm whether the transferred data is correctly expanded into the buffer memory, and it also has the disadvantage that it takes a lot of time to expand the transferred data into the buffer memory using a microprogram. be.
本発明のバッファメモリ接続制御回路は、連続的にアド
レスマツピングされる多量のRAMメモリ群において分
割された外部インタフェース制御部用の転送バッファメ
モリと、中央処理装置用の転送データ準備バッファメモ
リと、転送バ・ソファメモリに対する選択信号を中央処
理装置から送られるアドレス情報から生成する転送バッ
ファメモリ選択回路と、転送データ準備バッファに対す
る選択信号を中央処理装置から送られるアドレス情報か
ら生成する転送データ準備バッファメモリ選択回路と、
中央処理装置からの指示により転送バッファメモリと転
送データ準備バッファメモリとを入れ替え交換をするこ
とを指示するバッファメモリ群入れ替え指示回路と、バ
ッファメモリ群入れ替え指示回路の指示信号によって転
送データ準備バッファメモリと交換される転送バッファ
メモリに与えるべきメモリ選択回路を転送バッファメモ
リ選択回路あるいは転送データ準備バッファメモリ選択
回路のうちどちらのメモリ選択信号を使うかを切り分け
る転送バッファメモリ切り分け判定回路と、バッファメ
モリ群入れ替え指示回路の指示信号によって、転送バッ
ファメモリと交換される前記転送データ準備バッファメ
モリに与えるべきメモリ選択信号を転送バッファメモリ
選択回路あるいは転送データ準備バッファメモリ選択回
路のうちどちらのメモリ選択信号を使うかを切り分ける
転送データ準備バッファメモリ切り分け判定回路とを有
している。The buffer memory connection control circuit of the present invention includes a transfer buffer memory for an external interface control unit divided into a large group of RAM memories whose addresses are mapped continuously, a transfer data preparation buffer memory for a central processing unit, A transfer buffer memory selection circuit that generates a selection signal for the transfer buffer/sofa memory from address information sent from the central processing unit, and a transfer data preparation buffer that generates a selection signal for the transfer data preparation buffer from address information sent from the central processing unit. a memory selection circuit;
A buffer memory group exchange instruction circuit instructs to exchange the transfer buffer memory and transfer data preparation buffer memory according to an instruction from the central processing unit, and a buffer memory group exchange instruction circuit that instructs the transfer data preparation buffer memory and transfer data preparation buffer memory to be exchanged according to an instruction signal from the buffer memory group exchange instruction circuit. A transfer buffer memory selection judgment circuit that determines which memory selection signal to be given to the transfer buffer memory to be replaced, the transfer buffer memory selection circuit or the transfer data preparation buffer memory selection circuit, and the buffer memory group replacement. Depending on the instruction signal of the instruction circuit, which memory selection signal to be applied to the transfer data preparation buffer memory to be replaced with the transfer buffer memory is determined by the transfer buffer memory selection circuit or the transfer data preparation buffer memory selection circuit. and a transfer data preparation buffer memory division determination circuit for dividing the transfer data preparation buffer memory.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例を示すプロ・ンク図、第2図
は第1図に示すバッファメモリ接続制御回路によるバッ
ファメモリ切り替え実行前/′実行後のメモリ構成状態
を示すメモリマツピング図である。Fig. 1 is a process diagram showing an embodiment of the present invention, and Fig. 2 is a memory mapping showing the memory configuration state before/after execution of buffer memory switching by the buffer memory connection control circuit shown in Fig. 1. It is a diagram.
転送データ準備バッファメモリ(1)4−1、転送デー
タ準備バッファメモリ(2)4−2は外部インタフェー
ス制御部3を介して、外部装置との転送データの送受信
に際しての、中央処理装置1によって制御される転送デ
ータ用の準備バッファメモリとして、連続的にアドレス
マツピングされたバッファメモリてあり、転送バッファ
メモリ(1)5−1、転送バッファメモリ(2)5−2
は外部インタフェース制御部3を介して外部装置と転送
データの送受信を行うために、転送データ準備バッファ
メモリ(1)l−1,転送データ準備バ、7フアメモリ
(2)l−2とは排他的に連続的にアドレスマツピング
されたバッファメモリである。The transfer data preparation buffer memory (1) 4-1 and the transfer data preparation buffer memory (2) 4-2 are controlled by the central processing unit 1 via the external interface control unit 3 when transmitting and receiving transfer data with an external device. As a preparation buffer memory for the transfer data to be transferred, there are buffer memories whose addresses are mapped consecutively.Transfer buffer memory (1) 5-1, transfer buffer memory (2) 5-2
In order to send and receive transfer data to and from an external device via the external interface control unit 3, the transfer data preparation buffer memory (1) l-1, transfer data preparation buffer memory (2) l-2 are exclusive. This is a buffer memory whose addresses are mapped continuously.
中央処理装置1から内部バス2を介しての転送データ準
備バッファメモリ(1)4−1、転送データ準備バッフ
ァメモリ(2)4−2のバッファメモリアクセスにおい
て、転送データ準備バッファメモリ(1)4−1、転送
データ準備バッファメモリ(2)l−2のどちらをアク
セスするかを、転送データ準備バッファメモリ選択回路
9はアドレス情報から選択決定する。When the central processing unit 1 accesses the transfer data preparation buffer memory (1) 4-1 and transfer data preparation buffer memory (2) 4-2 via the internal bus 2, the transfer data preparation buffer memory (1) 4 The transfer data preparation buffer memory selection circuit 9 selects and determines which of the transfer data preparation buffer memory (2) l-1 and transfer data preparation buffer memory (2) l-2 is to be accessed from the address information.
同様に、中央処理装置1からの内部バス2を介しての転
送バッファメモリ(1)5−1.転送バッファメモリ(
2)5−2のバッファメモリアクセスにおいて、転送バ
ッファメモリ(1)5−1、転送バッファメモリ(2>
5−2のどちらをアクセスするかを、転送バッファメモ
リ選択回路10はアドレス情報から選択決定する。Similarly, transfer buffer memory (1) 5-1. Transfer buffer memory (
2) In the buffer memory access of 5-2, transfer buffer memory (1) 5-1, transfer buffer memory (2>
The transfer buffer memory selection circuit 10 selects and determines which of 5-2 to access from the address information.
中央処理装置1は、転送データ準備バッファメモリ(1
)411、転送データ準備バッファメモリ(2)4−2
と転送バッファメモリ(1)5−1、転送バッファメモ
リ(2)5−2へのバッファメモリアクセスを切り換え
るとき、内部バス2を介してバッファメモリ群入れ替え
指示回路6ヘバツフアメモリ接続制御指示を送出する。The central processing unit 1 has a transfer data preparation buffer memory (1
) 411, transfer data preparation buffer memory (2) 4-2
When switching buffer memory access to transfer buffer memory (1) 5-1 and transfer buffer memory (2) 5-2, a buffer memory connection control instruction is sent to buffer memory group replacement instruction circuit 6 via internal bus 2.
バッファメモリ群入れ替え指示回路6は中央処理袋W1
の指示のもとに、転送データ準備バ・ソファメモリ切り
分け判定回路7と転送バ・ソファメモリ切り分け判定回
路8に、バッファメモリ入れ替え指示信号を送出する。The buffer memory group replacement instruction circuit 6 is the central processing bag W1.
Based on the instruction, a buffer memory replacement instruction signal is sent to the transfer data preparation bus/sofa memory division determination circuit 7 and the transfer bus/sofa memory division determination circuit 8.
転送データ準備バッファメモリ切り分け判定回路7は、
転送データ準備バッファメモリ選択回路9から送られて
くる転送データ準備バ・ソファメモリ(1,) 4−1
、転送データ準備ハ・ソファメモリ(2)4−2への
バッファメモリ選択信号か、転送バッファメモリ選択回
路10から送られてくる転送バッファメモリ(1)5−
1.転送バ・ンファメモ!J(2)5−2へのバッファ
メモリ選択信号かを、バッファメモリ群入れ替え指示回
路6からのバッファメモリ入れ替え指示信号によって切
り替え、転送データ準備バッファメモリ(1)4−1、
転送データ準備バッファメモリ(2>4−2ヘバツファ
メモリ選択信号を送出する。The transfer data preparation buffer memory division determination circuit 7
Transfer data preparation buffer memory (1,) sent from transfer data preparation buffer memory selection circuit 9 4-1
, transfer data preparation buffer memory selection signal to sofa memory (2) 4-2 or transfer buffer memory (1) 5- sent from transfer buffer memory selection circuit 10
1. Transfer Ba-Nfa Memo! The buffer memory selection signal to J(2) 5-2 is switched by the buffer memory replacement instruction signal from the buffer memory group replacement instruction circuit 6, and the transfer data preparation buffer memory (1) 4-1,
Transfer data preparation buffer memory (2>4-2) Sends buffer memory selection signal.
転送バッファメモリ切り分け判定回路8は、転送バッフ
ァメモリ選択回路10から送られてくる転送バッファメ
モリ(1)5−1.転送バッファメモリ(2)5−2へ
のバッファメモリ選択信号か、転送データ準備バッファ
メモリ選択回路9から送られてくる転送データ準備バッ
ファメモリ(1)4−1、転送データ準備バッファメモ
リ(2)l−2へのバッファメモリ選択信号かを、バッ
ファメモリ群入れ替え指示回路6がらのバッファメモリ
入れ替え指示信号によって切り替え、転送バッファメモ
リ(1)5−1、転送バッファメモリ(2)52ヘバッ
ファ−メモリ選択信号を送出する9転送データ準備バツ
フアメモリ(1)4−1.転送データ準備バッファメモ
リ(2>4−2及び転送バッファメモリ(1)5−1、
転送バッファメモリ(2)5−2へ与えるべきバッファ
メモリ選択信号を転送データ準備バッファメモリ切り分
け判定口li!87及び転送バッファメモリ切り分け判
定回路8によって排他的に入れ替えることにより、第2
図のように転送データ準備バッファメモリ(1)4−1
、転送データ準備バッファメモリ<2)4.−2と転送
バッファメモリ(1)5−1、転送バッファメモリ(2
)5−2のアドレスマツピンクか切り替わり、バッファ
メモリの接続状態の切り替えを実現することか出来る。The transfer buffer memory division determination circuit 8 selects the transfer buffer memories (1) 5-1 . A buffer memory selection signal to the transfer buffer memory (2) 5-2 or a transfer data preparation buffer memory (1) sent from the transfer data preparation buffer memory selection circuit 9 to the transfer data preparation buffer memory (1) 4-1, transfer data preparation buffer memory (2) The buffer memory selection signal to transfer buffer memory (1) 5-1 and the transfer buffer memory (2) 52 are switched by the buffer memory exchange instruction signal from the buffer memory group exchange instruction circuit 6. 9 transfer data preparation buffer memory for sending signals (1) 4-1. Transfer data preparation buffer memory (2>4-2 and transfer buffer memory (1) 5-1,
Transfer buffer memory (2) The buffer memory selection signal to be given to 5-2 is transferred to the transfer data preparation buffer memory division judgment port li! 87 and the transfer buffer memory division determination circuit 8, the second
Transfer data preparation buffer memory (1) 4-1 as shown in the diagram
, transfer data preparation buffer memory<2)4. -2 and transfer buffer memory (1) 5-1, transfer buffer memory (2
) It is possible to change the address pin pink in 5-2 and change the connection state of the buffer memory.
以上説明したように本発明は、転送データ準備バッファ
メモリ領域を転送バッファメモリメモリ領域との接続方
式を切り換えることにより、転送データをバッファメモ
リへの展開後の転送データの正当性の確認が不要となる
と同時に、データの展開に費やす時間を大幅に短縮する
ことが出来る効果かある。As explained above, the present invention eliminates the need to confirm the validity of the transfer data after it is expanded into the buffer memory by switching the connection method between the transfer data preparation buffer memory area and the transfer buffer memory area. At the same time, it has the effect of significantly reducing the time spent on data deployment.
第1図は本発明の一実施例を示すブロック図、第2図は
第1図に示すバッファメモリ接続制御回路のバッファメ
モリ構成状態を示すメモリマツピング図である。
1・・・中央処理装置、2・・・内部バス、3・・・外
部インタフェース制御部、4−1・・・転送データ準備
バッファメモリ(1)、4−2・・・転送データ準備バ
ッファメモリ(2)、5−1・・・転送バッファメモリ
(1)、5−2・・・転送バッファメモリ(2) 、
6・・・バッファメモリ群入れ替え指示回路、7・・・
転送データ準備バッファメモリ切り分け判定回路、8・
・・転送バッファメモリ切り分け回路、9・・・転送デ
ータ準備バッファメモリ選択回路、10・・・転送バッ
ファメモリ選択回路。FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is a memory mapping diagram showing the buffer memory configuration state of the buffer memory connection control circuit shown in FIG. 1. DESCRIPTION OF SYMBOLS 1...Central processing unit, 2...Internal bus, 3...External interface control unit, 4-1...Transfer data preparation buffer memory (1), 4-2...Transfer data preparation buffer memory (2), 5-1... Transfer buffer memory (1), 5-2... Transfer buffer memory (2),
6... Buffer memory group replacement instruction circuit, 7...
Transfer data preparation buffer memory division judgment circuit, 8.
. . . Transfer buffer memory division circuit, 9 . . . Transfer data preparation buffer memory selection circuit, 10 . . . Transfer buffer memory selection circuit.
Claims (1)
外部インタフェース制御部を内部バスを介して制御する
中央処理装置を含む情報処理装置における前記外部イン
タフェース制御部と前記中央処理装置との間の大容量の
転送データの交換制御のバッファメモリ接続制御回路に
おいて、連続的にアドレスマッピングされる多量のRA
Mメモリ群において分割された外部インタフェース制御
部用の転送バッファメモリと、中央処理装置用の転送デ
ータ準備バッファメモリと、前記転送バッファメモリに
対する選択信号を前記中央処理装置から送られるアドレ
ス情報から生成する転送バッファメモリ選択回路と、前
記転送データ準備バッファに対する選択信号を前記中央
処理装置から送られるアドレス情報から生成する転送デ
ータ準備バッファメモリ選択回路と、前記中央処理装置
からの指示により前記転送バッファメモリと前記転送デ
ータ準備バッファメモリとを入れ替え交換をすることを
指示するバッファメモリ群入れ替え指示回路と、前記バ
ッファメモリ群入れ替え指示回路の指示信号によって前
記転送データ準備バッファメモリと交換される前記転送
バッファメモリに与えるべきメモリ選択回路を前記転送
バッファメモリ選択回路あるいは前記転送データ準備バ
ッファメモリ選択回路のうちどちらのメモリ選択信号を
使うかを切り分ける転送バッファメモリ切り分け判定回
路と、前記バッファメモリ群入れ替え指示回路の指示信
号によって、前記転送バッファメモリと交換される前記
転送データ準備バッファメモリに与えるべきメモリ選択
信号を前記転送バッファメモリ選択回路あるいは前記転
送データ準備バッファメモリ選択回路のうちどちらのメ
モリ選択信号を使うかを切り分ける転送データ準備バッ
ファメモリ切り分け判定回路とを含むことを特徴とする
バッファメモリ接続制御回路。In an information processing device including an external interface control unit that controls an external device, and a central processing unit that controls the external interface control unit via an internal bus, a large-capacity In the buffer memory connection control circuit for controlling transfer data exchange, a large number of RAs whose addresses are continuously mapped
A transfer buffer memory for an external interface control unit divided in the M memory group, a transfer data preparation buffer memory for the central processing unit, and a selection signal for the transfer buffer memory are generated from address information sent from the central processing unit. a transfer buffer memory selection circuit; a transfer data preparation buffer memory selection circuit that generates a selection signal for the transfer data preparation buffer from address information sent from the central processing unit; a buffer memory group replacement instructing circuit that instructs to replace and exchange the transfer data preparation buffer memory; and a buffer memory group replacement instruction circuit that instructs the transfer data preparation buffer memory to be replaced with the transfer data preparation buffer memory by an instruction signal from the buffer memory group replacement instruction circuit. A transfer buffer memory selection determination circuit that determines which memory selection signal to use, either the transfer buffer memory selection circuit or the transfer data preparation buffer memory selection circuit, and instructions for the buffer memory group replacement instruction circuit. A signal determines which memory selection signal to be applied to the transfer data preparation buffer memory to be replaced with the transfer buffer memory by the transfer buffer memory selection circuit or the transfer data preparation buffer memory selection circuit. 1. A buffer memory connection control circuit comprising a transfer data preparation buffer memory division determination circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21543690A JPH0496852A (en) | 1990-08-15 | 1990-08-15 | Buffer memory connection control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21543690A JPH0496852A (en) | 1990-08-15 | 1990-08-15 | Buffer memory connection control circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0496852A true JPH0496852A (en) | 1992-03-30 |
Family
ID=16672317
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21543690A Pending JPH0496852A (en) | 1990-08-15 | 1990-08-15 | Buffer memory connection control circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0496852A (en) |
-
1990
- 1990-08-15 JP JP21543690A patent/JPH0496852A/en active Pending
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