JPS61251943A - Data processor - Google Patents

Data processor

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Publication number
JPS61251943A
JPS61251943A JP9320985A JP9320985A JPS61251943A JP S61251943 A JPS61251943 A JP S61251943A JP 9320985 A JP9320985 A JP 9320985A JP 9320985 A JP9320985 A JP 9320985A JP S61251943 A JPS61251943 A JP S61251943A
Authority
JP
Japan
Prior art keywords
data
memory
processor
cpu
numerical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9320985A
Other languages
Japanese (ja)
Inventor
Yasuo Takiura
滝浦 泰郎
Takeshi Ooya
大矢 剛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GE Healthcare Japan Corp
Original Assignee
Yokogawa Medical Systems Ltd
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Filing date
Publication date
Application filed by Yokogawa Medical Systems Ltd filed Critical Yokogawa Medical Systems Ltd
Priority to JP9320985A priority Critical patent/JPS61251943A/en
Publication of JPS61251943A publication Critical patent/JPS61251943A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To reduce the overhead accompanied with inputs/outputs of a large quantity of data by providing an operation processor with an interface control circuit to make it possible that data is inputted to and outputted from a memory which is in the course of operation. CONSTITUTION:When a host processor CPU 1 accesses a data memory 4, the memory 4 is connected to the side of a numerical operation processing unit 6 by an interface control circuit 5. When the CPU 1 and the unit 6 access the memory 4 simultaneously, the memory 4 is connected to a CPU bus 2 by the control of the circuit 5, and the unit 6 is set to the temporary stop state, and the unit 6 is released from the temporary stop state and is connected to the memory 4 when the access of the CPU 1 is completed. By this operation, the memory 4 is shared between the CPU 1 and the unit 6, and address mapping is possible to transfer data between an external device and an operation numerical processor 3, thus reducing the overhead accompanied with inputs/outputs of a large quantity of data.

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は数値演算プロセッサを持ったデータ処理装置の
処理能力の改善に関する。
DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to improving the processing power of a data processing device having a numerical processor.

(従来の技術) 数値演算プロセッサを持ったCPUシステムにおいて、
その数値演算プロセッサは一般にCPUから見て一つの
入出力装ffi’ (’ f /○デバイス)として扱
われ、演算を施すためのデータをこのプロセッサに送り
込んで演算起動をかけ、演算処理の完了を格ってデータ
を戻すのが普通である。
(Prior art) In a CPU system with a numerical calculation processor,
The numerical calculation processor is generally treated as an input/output device ffi'('f/○ device) from the CPU's perspective, and data for performing calculations is sent to this processor, the calculation is started, and the calculation process is completed. It is normal to write a message and return the data.

(発明が解決しようとする問題点) しかしながら、このような従来のCPUシステムでは、
演算プロセッサでの演算が完了しないとデータの入出力
ができず、更に演算結果を他の装置、例えばディスクに
格納する場合には一度CPUメモリにデータをDMA 
(直接メモリアクセス)転送し、その後更にディスクに
DMA転送をすることによってデータ格納を行っており
、このためデータ転送のための時間がかさむという問題
があった。
(Problems to be solved by the invention) However, in such a conventional CPU system,
Data cannot be input or output until the calculation on the processor is completed, and if the calculation results are to be stored in another device, such as a disk, the data must be transferred to the CPU memory via DMA.
(Direct memory access) transfer and then further DMA transfer to the disk to store data, which poses a problem in that data transfer takes time.

本発明の目的は、このような問題点を解消しようとづる
もので、数値演算プロセッサの演算中においてもメモリ
へのデータ入出力が可能な処理能力を有するデータ処理
装置を提供することにある。
SUMMARY OF THE INVENTION An object of the present invention is to solve these problems, and to provide a data processing device having a processing ability that allows data to be input/output to a memory even while a numerical arithmetic processor is performing calculations.

〈問題点を解決づるための手段) このような目的を達成するために本発明では、ホスト・
プロセッサと、データ・メモリを有する数値演算プロセ
ッサと、データ・メモリをホスト・プロセッサと数値演
算プロセッサとで共有化するための制御を行うデータ・
メモリ制御手段を具備し、数値演算プロセッサの演算中
においてもホスト・プロセッサからデータ・メモリへの
データの入出力ができるようにしている。
<Means for solving the problem> In order to achieve such an objective, the present invention provides a host
a processor, a numerical arithmetic processor having data memory, and a data processor that controls sharing of the data memory between the host processor and the numerical arithmetic processor;
It is equipped with a memory control means so that data can be input and output from the host processor to the data memory even while the numerical arithmetic processor is performing calculations.

〈実施例) 以下、図面を参照し本発明の実施例を詳細に説明する。<Example) Embodiments of the present invention will be described in detail below with reference to the drawings.

第1図は本発明に係るデータ処理装置の一実施例を示す
構成図である。図において、1はホスト・プロセッサ(
以下CPUと略す)で、CPUバス2を介して数値演算
プロセッサ3とアドレス。
FIG. 1 is a block diagram showing an embodiment of a data processing device according to the present invention. In the figure, 1 is the host processor (
(hereinafter abbreviated as CPU) communicates with the numerical arithmetic processor 3 via the CPU bus 2.

データ、コントロール信号の授受が可能に構成されてい
る。数値演算プロセッサ3は、データ・メモリ4.デー
タ・メモリ制御手段5.数値演算処理ユニット6より構
成されている。
It is configured to allow data and control signals to be exchanged. The numerical arithmetic processor 3 has a data memory 4. Data memory control means5. It is composed of a numerical calculation processing unit 6.

データ・メモリ制御手段5は、データ・メモリ4をCP
U1或いは数値演算処理ユニットに接続するためのイン
ターフェイス回路51とこのインターフェイス回路を制
御覆るインターフェイス制御回路52より成る。
The data memory control means 5 controls the data memory 4 to
It consists of an interface circuit 51 for connecting to U1 or a numerical arithmetic processing unit, and an interface control circuit 52 for controlling this interface circuit.

インターフェイス回路51は一種の切換スイッチでイン
ターフェイス制御回路52の制御によりダイナミックに
制御される。即ち、メモリアクセス要求があったとぎは
直ちに切換えが行われ、又CPU1と数値演算処理ユニ
ット6からの要求が重なったときはインターフェイス制
御回路52によって予め設定された優先順位に従って選
択切換えが行われる。実施例においてはcpuiの要求
の優先順位を高くしている。
The interface circuit 51 is a type of changeover switch and is dynamically controlled by the interface control circuit 52. That is, when there is a memory access request, switching is performed immediately, and when requests from CPU 1 and numerical arithmetic processing unit 6 overlap, selection switching is performed according to the priority order set in advance by interface control circuit 52. In the embodiment, CPUI requests are given a high priority.

このような構成における動作を次に説明する。The operation in such a configuration will be explained next.

CPU1がデータ・メモリ4をアクセスすると、インタ
ーフェイス制御回路5によってデータ・メモリ4はCP
Uバス2に接続される。数値演算処理ユニット6がデー
タ・メモリ4をアクセスするとインターフェイス制御回
路5によってデータ・メモリ4は数値演算処理ユニット
側に接続される。
When the CPU 1 accesses the data memory 4, the interface control circuit 5 causes the data memory 4 to
Connected to U bus 2. When the numerical arithmetic processing unit 6 accesses the data memory 4, the data memory 4 is connected to the numerical arithmetic processing unit side by the interface control circuit 5.

もし、CPtJlと数値演算処理ユニット6が同時にデ
ータ・メモリ4をアクセスした場合には、インターフェ
イス制御回路5の制御によりデータ・メモリ4はCPU
バス2に接続され、数値演算処理ユニットは一時停止の
状態となって待機中となる。CPU1のアクセスが完了
すると数値演算処理ユニットの一時停止状態が解除され
、データ・メモリが数値演算処理ユニットに接続される
If the data memory 4 is accessed by the CPtJl and the numerical arithmetic processing unit 6 at the same time, the data memory 4 is accessed by the CPU under the control of the interface control circuit 5.
It is connected to the bus 2, and the numerical arithmetic processing unit is temporarily stopped and on standby. When the access by the CPU 1 is completed, the suspension state of the numerical arithmetic processing unit is released, and the data memory is connected to the numerical arithmetic processing unit.

このような動作によりデータ・メモリ4をCPU1と数
値演算処理ユニット6とで共有でき、更にアドレスマツ
ピングが可能となったためディスクなどの外部装置と数
値演算プロセッサ間のデータ転送となり、多量データの
入出力に伴うオーバーlベッドが減少する。
Through this operation, the data memory 4 can be shared between the CPU 1 and the numerical calculation processing unit 6, and address mapping is also possible, so data can be transferred between an external device such as a disk and the numerical calculation processor, and large amounts of data can be input. Over l-bed with output is reduced.

第2図は本発明の他の実施例を示す構成図で、数値演算
プロセッサ内のデータ・メモリ4を41゜42に2分割
すると共に、インターフェイス回路5も51a、51b
の2つ設け、メモリの同時アクセスの頻度を減少させる
ように工夫した構成である。
FIG. 2 is a block diagram showing another embodiment of the present invention, in which the data memory 4 in the numerical arithmetic processor is divided into two parts of 41° and 42°, and the interface circuit 5 is also divided into 51a and 51b.
This configuration is designed to reduce the frequency of simultaneous memory access.

(発明の効果) 以上述べたように、本発明によれば、演算プロセッサに
インターフェイス制御回路を設けることによって、次の
ように処理能力が向上する。即ち、数値演算プロセッサ
の演算中においてもデータ・メモリへのデータ入出力が
可能となる。このため、次の演算の準備を先行すること
ができ、又、演算に使用しないで余っているメモリ部分
をCPIJメモリとして使用することができる。
(Effects of the Invention) As described above, according to the present invention, by providing the arithmetic processor with an interface control circuit, the processing capacity is improved as follows. That is, data can be input/output to/from the data memory even while the numerical processor is performing calculations. Therefore, preparation for the next operation can be made in advance, and the remaining memory portion not used for the operation can be used as CPIJ memory.

更に、アドレスマツピングされたことによりディスク等
の外部装置と数値演算プロセッサ間のデータ転送が可能
となり、多量データの入出力に伴うオーバーヘッドを減
少さぜることができる。
Furthermore, address mapping enables data transfer between an external device such as a disk and a numerical arithmetic processor, thereby reducing overhead associated with input/output of large amounts of data.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明装置に係るデータ処理装置の一実施例を
示す構成図、第2図(ま本発明の他の実施例を示す構成
図である。 1・・・ホスト・プロセッサ 2・・・CPUバス 3・・・数値演算プロセッサ 4・・・データ・メモリ 5・・・データ・メモリ制御手段 6・・・数値演算処理ユニット
FIG. 1 is a block diagram showing one embodiment of a data processing device according to the present invention, and FIG. 2 is a block diagram showing another embodiment of the present invention. 1...Host processor 2...・CPU bus 3... Numerical calculation processor 4... Data memory 5... Data memory control means 6... Numerical calculation processing unit

Claims (1)

【特許請求の範囲】[Claims] ホストプロセッサと、バスを介して信号の授受が可能な
数値演算プロセッサから成り、この数値演算プロセッサ
はデータ・メモリと、数値演算処理ユニットと、前記デ
ータ・メモリを前記バス又は前記数値演算処理ユニット
に択一的に接続するインターフェイス回路と、ホストプ
ロセッサ及び数値演算処理ユニットのメモリアクセス要
求に応じてデータ・メモリの接続を切換えるべく前記イ
ンターフェイス回路を制御するインターフェイス制御回
路を具備したことを特徴とするデータ処理装置。
It consists of a host processor and a numerical arithmetic processor capable of transmitting and receiving signals via a bus, and this numerical arithmetic processor has a data memory, a numerical arithmetic processing unit, and the data memory is connected to the bus or the numerical arithmetic processing unit. Data comprising: an interface circuit that connects selectively; and an interface control circuit that controls the interface circuit to switch data memory connections in response to memory access requests from a host processor and a numerical arithmetic processing unit. Processing equipment.
JP9320985A 1985-04-30 1985-04-30 Data processor Pending JPS61251943A (en)

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JP9320985A JPS61251943A (en) 1985-04-30 1985-04-30 Data processor

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JP9320985A JPS61251943A (en) 1985-04-30 1985-04-30 Data processor

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ID=14076175

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JP9320985A Pending JPS61251943A (en) 1985-04-30 1985-04-30 Data processor

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6488853A (en) * 1987-09-30 1989-04-03 Yokogawa Medical Syst Memory mechanism for high speed arithmetic unit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5160430A (en) * 1974-11-22 1976-05-26 Kazuo Sugiura DEETASHORISHI SUTEMU
JPS57117059A (en) * 1981-01-14 1982-07-21 Nec Corp Multiprocessor system
JPS5833766A (en) * 1981-08-22 1983-02-28 Nippon Signal Co Ltd:The Multi-microcomputer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5160430A (en) * 1974-11-22 1976-05-26 Kazuo Sugiura DEETASHORISHI SUTEMU
JPS57117059A (en) * 1981-01-14 1982-07-21 Nec Corp Multiprocessor system
JPS5833766A (en) * 1981-08-22 1983-02-28 Nippon Signal Co Ltd:The Multi-microcomputer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6488853A (en) * 1987-09-30 1989-04-03 Yokogawa Medical Syst Memory mechanism for high speed arithmetic unit

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