JPH049375B2 - - Google Patents
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- JPH049375B2 JPH049375B2 JP8000682A JP8000682A JPH049375B2 JP H049375 B2 JPH049375 B2 JP H049375B2 JP 8000682 A JP8000682 A JP 8000682A JP 8000682 A JP8000682 A JP 8000682A JP H049375 B2 JPH049375 B2 JP H049375B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体装置の製造方法、詳しくは
MOS型トランジスタ等の自己整合技術に関する。
MOS型トランジスタ等の自己整合技術に関する。
集積回路の高密度化に伴ない、トランジスタを
構成する端子電極の低抵抗化が急務となつてき
た。中でも、各電極表面に低抵抗被膜を形成する
技術は最も有力なものであるが、従来技術は以下
に示す如く、各電極を分離する絶縁膜に問題があ
り実用上の大きな障害をきたしていた。第１図は
従来法を示し、各々、Si基板１上に周知の技術で
形成されたMOS型トランジスタのポリシリコン
ゲート電極２、ソース領域３、ドレイン領域４、
およびフイールド素子分離領域５を表わしてい
る。ここで、２，３，４の電極を低抵抗にするた
め、各電極表面にMoSi2，PtSi2，WSi2などの被
膜を形成するが、各電極を相互に絶縁するため、
従来、例えば特開昭54−44477に見られる如き反
応性イオンエツチング法（RIE）を利用した分離
法を用いるものが知られている。即ち、CVD法
により堆積させたSiO2膜６（第２図ａ）を、CF4
ガスを用いたRIE法でエツチングすれば、RIE法
の特異な性質により、ゲート側面にはほぼ三角形
の断面形状をしたSiO2７がエツチングされずに
残り（第２図ｂ）、更に、Ptなどの被膜８を全面
に形成し、550℃の熱処理を施せば、ゲート、ソ
ース、ドレイン部のみ選択的にMoSi2，PtSi2な
どのシリサイド物９が形成され（第２図ｃ）、最
後に未反応のPtを王水などの酸処理により選択
的に除去すれば、目的の低抵抗電極が得られると
いうものである（第２図ｄ）。しかし、従来法の
第１の欠点はゲート側壁に形成される絶縁膜の
CVD SiO2は、底辺１０の長さを制御するのが大
変難しく、RIE法の条件あるいはCVD SiO2の堆
積時における膜厚などに大きく依存することであ
る。微細化された素子においては、この底辺１０
のばらつきは素子特性の大きなばらつきとなつて
表れる。更に、第２の欠点は、前記底辺１０が必
要以上に長いことであり、そのため、低抵抗被膜
で覆う領域が小さくなり、場合によつては所望の
低抵抗化が達成できない点である。これも、絶縁
膜の断面形状が三角形状であるために他からな
い。更に、従来法で形成したSiO2の残膜はRIEに
よつて表面の絶縁特性が低下していることも第３
の欠点である。
構成する端子電極の低抵抗化が急務となつてき
た。中でも、各電極表面に低抵抗被膜を形成する
技術は最も有力なものであるが、従来技術は以下
に示す如く、各電極を分離する絶縁膜に問題があ
り実用上の大きな障害をきたしていた。第１図は
従来法を示し、各々、Si基板１上に周知の技術で
形成されたMOS型トランジスタのポリシリコン
ゲート電極２、ソース領域３、ドレイン領域４、
およびフイールド素子分離領域５を表わしてい
る。ここで、２，３，４の電極を低抵抗にするた
め、各電極表面にMoSi2，PtSi2，WSi2などの被
膜を形成するが、各電極を相互に絶縁するため、
従来、例えば特開昭54−44477に見られる如き反
応性イオンエツチング法（RIE）を利用した分離
法を用いるものが知られている。即ち、CVD法
により堆積させたSiO2膜６（第２図ａ）を、CF4
ガスを用いたRIE法でエツチングすれば、RIE法
の特異な性質により、ゲート側面にはほぼ三角形
の断面形状をしたSiO2７がエツチングされずに
残り（第２図ｂ）、更に、Ptなどの被膜８を全面
に形成し、550℃の熱処理を施せば、ゲート、ソ
ース、ドレイン部のみ選択的にMoSi2，PtSi2な
どのシリサイド物９が形成され（第２図ｃ）、最
後に未反応のPtを王水などの酸処理により選択
的に除去すれば、目的の低抵抗電極が得られると
いうものである（第２図ｄ）。しかし、従来法の
第１の欠点はゲート側壁に形成される絶縁膜の
CVD SiO2は、底辺１０の長さを制御するのが大
変難しく、RIE法の条件あるいはCVD SiO2の堆
積時における膜厚などに大きく依存することであ
る。微細化された素子においては、この底辺１０
のばらつきは素子特性の大きなばらつきとなつて
表れる。更に、第２の欠点は、前記底辺１０が必
要以上に長いことであり、そのため、低抵抗被膜
で覆う領域が小さくなり、場合によつては所望の
低抵抗化が達成できない点である。これも、絶縁
膜の断面形状が三角形状であるために他からな
い。更に、従来法で形成したSiO2の残膜はRIEに
よつて表面の絶縁特性が低下していることも第３
の欠点である。
本発明は、上述した従来法の欠点を改良したも
ので、制御性のよいゲート側面分離膜等の自己整
合膜の製造方法を提供することを目的とする。
ので、制御性のよいゲート側面分離膜等の自己整
合膜の製造方法を提供することを目的とする。
本発明の骨子は、プラズマCVD法により堆積
したシリコン化合物のエツチング特性等を利用し
て凹凸側面のみを露出させ、熱処理あるいは気体
化学反応により、前記側面に一様な厚さを有した
絶縁膜を形成することにある。本発明の代表例を
説明すると、第２図ａと同様にゲート、ソース、
ドレインを形成したあと、プラズマCVD法によ
り堆積させたSi3N4膜１１をフツ酸に短時間浸せ
ば、該堆積膜の特異なエツチング特性によりゲー
ト側面部が選択的にエツチングされる。その結
果、該側面部のみポリシリコンが露出し、ほかは
前記Si3N4（第１の被膜）で覆われる。次に、高
温の酸素雰囲気中に放置すれば、露出した側面部
に一様の厚さを有するSiO2（第２の被膜）１２が
形成される。更に前記Si3N4を除去すれば所望の
絶縁膜が得られ、シリサイド化合物の形成が行な
われる。
したシリコン化合物のエツチング特性等を利用し
て凹凸側面のみを露出させ、熱処理あるいは気体
化学反応により、前記側面に一様な厚さを有した
絶縁膜を形成することにある。本発明の代表例を
説明すると、第２図ａと同様にゲート、ソース、
ドレインを形成したあと、プラズマCVD法によ
り堆積させたSi3N4膜１１をフツ酸に短時間浸せ
ば、該堆積膜の特異なエツチング特性によりゲー
ト側面部が選択的にエツチングされる。その結
果、該側面部のみポリシリコンが露出し、ほかは
前記Si3N4（第１の被膜）で覆われる。次に、高
温の酸素雰囲気中に放置すれば、露出した側面部
に一様の厚さを有するSiO2（第２の被膜）１２が
形成される。更に前記Si3N4を除去すれば所望の
絶縁膜が得られ、シリサイド化合物の形成が行な
われる。
本発明では、第１に膜の厚さを決定するパラメ
ータが少なく、熱処理の時間あるいは反応条件に
より容易に制御できるので、絶縁膜の厚さを任意
の厚さに制御性良く残すことができる。第２に薄
膜パターンも容易に形成できる為、高集積度が達
成出来る。第３に、特に絶縁膜形成に適用すれば
絶縁膜が優れている為、良好な素子特性が得られ
るようになる。
ータが少なく、熱処理の時間あるいは反応条件に
より容易に制御できるので、絶縁膜の厚さを任意
の厚さに制御性良く残すことができる。第２に薄
膜パターンも容易に形成できる為、高集積度が達
成出来る。第３に、特に絶縁膜形成に適用すれば
絶縁膜が優れている為、良好な素子特性が得られ
るようになる。
実施例 １
先ず、Ｐ−Si基板１にゲート絶縁膜１′、リン
ドープポリシリコンゲート２を形成し、これをマ
スクにリン又はヒ素をドープしてソース３、ドレ
イン４を形成する。フイールドには絶縁分離
SiO2膜５を形成しておく。次にプラズマCVD法
でSi3N4１１を1μmの厚さで形成した（第３図
ａ）。更にフツ酸に浸すと、ゲート側面部のポリ
シリコンが露出した（第３図ｂ）。更に1000℃酸
素雰囲気中に60分放置すると、露出した半導体材
料の側面部に厚さ0.2μmのSiO2膜１２が成長した
（第３図ｃ）。次にSi3N4膜を加熱リン酸に浸して
除去し（第３図ｄ）、MoあるいはPtを全面に蒸
着し、第２図と同様の工程により、ゲート・ソー
ス・ドレインの表面に前述の方法でMoSi2１３を
形成した（第３図ｅ）。
ドープポリシリコンゲート２を形成し、これをマ
スクにリン又はヒ素をドープしてソース３、ドレ
イン４を形成する。フイールドには絶縁分離
SiO2膜５を形成しておく。次にプラズマCVD法
でSi3N4１１を1μmの厚さで形成した（第３図
ａ）。更にフツ酸に浸すと、ゲート側面部のポリ
シリコンが露出した（第３図ｂ）。更に1000℃酸
素雰囲気中に60分放置すると、露出した半導体材
料の側面部に厚さ0.2μmのSiO2膜１２が成長した
（第３図ｃ）。次にSi3N4膜を加熱リン酸に浸して
除去し（第３図ｄ）、MoあるいはPtを全面に蒸
着し、第２図と同様の工程により、ゲート・ソー
ス・ドレインの表面に前述の方法でMoSi2１３を
形成した（第３図ｅ）。
実施例 ２
実施例１のSi3N4の代わりにプラズマCVD法に
よるSiO2を用い、ゲート側面部にはポリシリコ
ンの直接窒化法により形成したSi3N4膜を用い
た。即ち、ソース・ドレイン・ゲートを形成した
後プラズマCVD法によりSiO2を1μm堆積し、フ
ツ化アンモニウムに短時間浸すと、ゲート側面部
のみ露光した。次に、プラズマ励起したN2ガス
中に放置すると該側面部に200ÅのSi3N4膜が形
成された。更にSiO2を希フツ酸によつて除去す
れば所望の絶縁膜が得られた。
よるSiO2を用い、ゲート側面部にはポリシリコ
ンの直接窒化法により形成したSi3N4膜を用い
た。即ち、ソース・ドレイン・ゲートを形成した
後プラズマCVD法によりSiO2を1μm堆積し、フ
ツ化アンモニウムに短時間浸すと、ゲート側面部
のみ露光した。次に、プラズマ励起したN2ガス
中に放置すると該側面部に200ÅのSi3N4膜が形
成された。更にSiO2を希フツ酸によつて除去す
れば所望の絶縁膜が得られた。
実施例 ３
プラズマCVD法の代わりにイオンプレーテイ
ング法を用いてマスク材を形成した。即ち、ソー
ス・ドレイン・ゲートを形成したのち、イオンプ
レーテイング法によりSi3N4を堆積すると、ゲー
ト側面のみ全く堆積が起こらなかつた。更にこの
Si3N4をマスクとして側面を1000℃の酸素雰囲気
中で酸化し、次にSi3N4を加熱リン酸で除去する
ことにより所望の絶縁膜を得た。
ング法を用いてマスク材を形成した。即ち、ソー
ス・ドレイン・ゲートを形成したのち、イオンプ
レーテイング法によりSi3N4を堆積すると、ゲー
ト側面のみ全く堆積が起こらなかつた。更にこの
Si3N4をマスクとして側面を1000℃の酸素雰囲気
中で酸化し、次にSi3N4を加熱リン酸で除去する
ことにより所望の絶縁膜を得た。
以上の実施例では、プラズマCVDがイオンプ
レーテイングで形成したSi3N4あるいはSiO2を用
いたが、側面のみ露出すればLPCVDで形成した
リンガラスでも良く、要するに、側壁が露出でき
れば良い。又、導電膜の側壁に絶縁膜を残す場合
について述べたが、目的に応じて凹凸の側壁に導
電膜や半導体を形成する場合にも適用できる。
レーテイングで形成したSi3N4あるいはSiO2を用
いたが、側面のみ露出すればLPCVDで形成した
リンガラスでも良く、要するに、側壁が露出でき
れば良い。又、導電膜の側壁に絶縁膜を残す場合
について述べたが、目的に応じて凹凸の側壁に導
電膜や半導体を形成する場合にも適用できる。
以上説明した様に、本発明によれば制御性良く
凹凸の側壁を膜で覆うことができ、又、極く薄い
膜とすることも容易に出来、絶縁膜として用いれ
ば高い絶縁性を得る事ができる。
凹凸の側壁を膜で覆うことができ、又、極く薄い
膜とすることも容易に出来、絶縁膜として用いれ
ば高い絶縁性を得る事ができる。
第１図及び第２図ａ〜ｄは従来例の断面図、第
３図ａ〜ｅは本発明の実施例を説明する断面図で
ある。 図において、１……Si基板、２……ポリシリコ
ンゲート、３……ソース、４……ドレイン、５…
…フイールド分離領域、６……CVD SiO2 ７……ゲート側面に残されたCVD SiO2、８……
Mo、９……MoSi2、１０……ゲート側面に残さ
れたCVD SiO2の底辺長
３図ａ〜ｅは本発明の実施例を説明する断面図で
ある。 図において、１……Si基板、２……ポリシリコ
ンゲート、３……ソース、４……ドレイン、５…
…フイールド分離領域、６……CVD SiO2 ７……ゲート側面に残されたCVD SiO2、８……
Mo、９……MoSi2、１０……ゲート側面に残さ
れたCVD SiO2の底辺長
Claims (1)
- 【特許請求の範囲】 １ 基板上に形成された凹凸の上面及び底面に第
１の被膜を形成する工程と、この第１の被膜をマ
スクとして凹凸の側壁に第２の被膜を選択的に成
長せることにより凹凸の側壁に前記第１の被膜に
対して自己整合的に前記第２の被膜のパターンを
形成する工程とを備えてなるパターン形成方法。 ２ 第１の被膜は、プラズマCVD法によつて堆
積した膜をエツチングによつて段差部の側面のみ
除去したものであることを特徴とする前記特許請
求の範囲第１項記載のパターン形成方法。 ３ 第２の被膜は、第１の被膜を形成した後、熱
処理または気体化学反応により形成したものであ
ることを特徴とする前記特許請求の範囲第１項記
載のパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8000682A JPS58197821A (ja) | 1982-05-14 | 1982-05-14 | パタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8000682A JPS58197821A (ja) | 1982-05-14 | 1982-05-14 | パタ−ン形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58197821A JPS58197821A (ja) | 1983-11-17 |
| JPH049375B2 true JPH049375B2 (ja) | 1992-02-20 |
Family
ID=13706238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8000682A Granted JPS58197821A (ja) | 1982-05-14 | 1982-05-14 | パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197821A (ja) |
-
1982
- 1982-05-14 JP JP8000682A patent/JPS58197821A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58197821A (ja) | 1983-11-17 |
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