JPH0491513A - クロック信号サンプリング回路 - Google Patents
クロック信号サンプリング回路Info
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- JPH0491513A JPH0491513A JP20850190A JP20850190A JPH0491513A JP H0491513 A JPH0491513 A JP H0491513A JP 20850190 A JP20850190 A JP 20850190A JP 20850190 A JP20850190 A JP 20850190A JP H0491513 A JPH0491513 A JP H0491513A
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- 238000005070 sampling Methods 0.000 title claims abstract description 68
- 230000000630 rising effect Effects 0.000 claims abstract description 30
- 238000001514 detection method Methods 0.000 claims description 28
- 230000010355 oscillation Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 101000709135 Homo sapiens Ral guanine nucleotide dissociation stimulator-like 2 Proteins 0.000 description 1
- 102100032786 Ral guanine nucleotide dissociation stimulator-like 2 Human genes 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック信号サンプリング回路に関し、特にイ
ンバータ遅延を用いてクロック信号をサンプリングし、
クロック信号の高レベルの幅。
ンバータ遅延を用いてクロック信号をサンプリングし、
クロック信号の高レベルの幅。
及び低レベルの幅を算出してその値を出力するクロック
信号サンプリング回路に関する。
信号サンプリング回路に関する。
従来、この種のクロック信号サンプリング回路は、第４
図に示すように、トリガ信号ＴＲＧを順次反転遅延する
複数のインバータＩＶを備え、各インバータＩＶの入力
端、出力端からサンプリングパルスＤＸＯ〜ＤＸｋを出
力する遅延線１１と、複数のフリップフロップＦＦを備
え、サンプリング信号ＤＸＯ〜ＤＸｋに従ってクロック
信号ＣＫを順次サンプリングして出力するサンプリング
回路１２と、複数の論理ゲートＧを備え、サンプリング
回路１２の出力信号からタロツク信号ＣＫの立上り変化
点及び立下り変化点を検出して立上り変化点検出信号Ｈ
ｏｏ〜Ｈｏｏ及び立下り変化点検出信号Ｌ ｏｏ〜Ｌ
Ｏａｔ Ｌ Ｏｆｍ＋１ ）〜Ｌ Ｑｎを出力する変化
点検出回路１３と、立上り変化点検出信号Ｌｏｏ〜ＬＯ
＋＋＋を入力してこれら信号により基準点から立下り変
化点までのサンプリング数Ａを算出するデコーダ１４Ａ
と、立上り変化点検出信号）（ｏ。
図に示すように、トリガ信号ＴＲＧを順次反転遅延する
複数のインバータＩＶを備え、各インバータＩＶの入力
端、出力端からサンプリングパルスＤＸＯ〜ＤＸｋを出
力する遅延線１１と、複数のフリップフロップＦＦを備
え、サンプリング信号ＤＸＯ〜ＤＸｋに従ってクロック
信号ＣＫを順次サンプリングして出力するサンプリング
回路１２と、複数の論理ゲートＧを備え、サンプリング
回路１２の出力信号からタロツク信号ＣＫの立上り変化
点及び立下り変化点を検出して立上り変化点検出信号Ｈ
ｏｏ〜Ｈｏｏ及び立下り変化点検出信号Ｌ ｏｏ〜Ｌ
Ｏａｔ Ｌ Ｏｆｍ＋１ ）〜Ｌ Ｑｎを出力する変化
点検出回路１３と、立上り変化点検出信号Ｌｏｏ〜ＬＯ
＋＋＋を入力してこれら信号により基準点から立下り変
化点までのサンプリング数Ａを算出するデコーダ１４Ａ
と、立上り変化点検出信号）（ｏ。
〜ＨＯｎを入力してこれら信号により基準点から立上り
変化点までのサンプリング数Ｂを算出するデコーダ１４
Ｂと、立下り変化点検出信号り。（ｍ＋４１〜Ｌｏゎ
を入力してこれら信号により基準点から次の立下り変化
点までのサンプリング数Ｃを算出するデコーダ１４ｃと
、サンプリング数Ｂからサンプリング数Ａを引いてクロ
ック信号ＣＫの低レベルの幅のサンプリング数を出力信
号０ＴＪＴＩとして出力する減算器１５Ａと、サンプリ
ング数Ｃがらサンプリング数Ｂを引いてクロック信号Ｃ
Ｋの高レベルの幅のサンプリング数を出力信号○ＵＴ２
として出力する減算器１５ａとを有する構成となってい
た。
変化点までのサンプリング数Ｂを算出するデコーダ１４
Ｂと、立下り変化点検出信号り。（ｍ＋４１〜Ｌｏゎ
を入力してこれら信号により基準点から次の立下り変化
点までのサンプリング数Ｃを算出するデコーダ１４ｃと
、サンプリング数Ｂからサンプリング数Ａを引いてクロ
ック信号ＣＫの低レベルの幅のサンプリング数を出力信
号０ＴＪＴＩとして出力する減算器１５Ａと、サンプリ
ング数Ｃがらサンプリング数Ｂを引いてクロック信号Ｃ
Ｋの高レベルの幅のサンプリング数を出力信号○ＵＴ２
として出力する減算器１５ａとを有する構成となってい
た。
第５図はこの回路の動作を説明するための各部信号のタ
イミング及びサンプリング数との関係を示す波形図であ
る。
イミング及びサンプリング数との関係を示す波形図であ
る。
遅延線１１にトリガ信号ＴＲＧが入力されると各インバ
ータＩＶの入力端、出力端から順次サンプリングパルス
ＤＸＯ〜ＤＸｋか出力される。サンプリング回路１２は
、これらサンプリングパルスＤＸＯ〜ＤＸｋの立上りで
タロツク信号ＣＫをサンプリングする。
ータＩＶの入力端、出力端から順次サンプリングパルス
ＤＸＯ〜ＤＸｋか出力される。サンプリング回路１２は
、これらサンプリングパルスＤＸＯ〜ＤＸｋの立上りで
タロツク信号ＣＫをサンプリングする。
変化点検出回路１３は、サンプリング回路１２の隣接す
るフリップフロップＦＦの出力（反転出力を含む）かち
高レベルから低レベルへ、低レベルから高レベルへ変化
する点を検出し、立下り変化点検出信号ＬＯＯ〜ＬＯｎ
及び立上り変化点信号）（ｏｏ〜Ｈｏｎのその点の信号
を能動レベルにする。
るフリップフロップＦＦの出力（反転出力を含む）かち
高レベルから低レベルへ、低レベルから高レベルへ変化
する点を検出し、立下り変化点検出信号ＬＯＯ〜ＬＯｎ
及び立上り変化点信号）（ｏｏ〜Ｈｏｎのその点の信号
を能動レベルにする。
デコーダ１４Ａ〜１４ｃは、立下り変化点検出信号り。
０〜ＬＯｎ及び立上り変化点検出信号Ｈ６０〜ＨＯｎか
ら、基準点からの２つの立下り変化点までと１つの立上
り変化点まで（２つの立上り変化点までと１つの立下り
変化点までとすることもできる）のサンプリング数Ａ、
Ｃ，Ｂを求め、減算器１５Ａ、１５Ｂによりこれらサン
プリング数の差（Ｂ−Ａ）、（Ｃ−Ｂ）を求め、これを
クロック信号ＣＫの低レベル、高レベルの幅の値として
出力信号○ＵＴＩ、○ｔＪＴ２により出力する。
ら、基準点からの２つの立下り変化点までと１つの立上
り変化点まで（２つの立上り変化点までと１つの立下り
変化点までとすることもできる）のサンプリング数Ａ、
Ｃ，Ｂを求め、減算器１５Ａ、１５Ｂによりこれらサン
プリング数の差（Ｂ−Ａ）、（Ｃ−Ｂ）を求め、これを
クロック信号ＣＫの低レベル、高レベルの幅の値として
出力信号○ＵＴＩ、○ｔＪＴ２により出力する。
上述した従来のタロツク信号サンプリング回路は、サン
プリングパルスＤＸＯ〜ＤＸｋを生成するのにインバー
タＩＶの遅延を利用した遅延線１１を用いているため、
少なくともクロック信号ＣＫの一周期分／）最大遅延時
間を持つ遅延線が必要であり、また精度を上げようとす
るとインバータＩＶやフリップフロップＦＦ、論理ケー
ト等の数が精度に比例して多くなり、回路規模が大きく
なるという欠点がある。
プリングパルスＤＸＯ〜ＤＸｋを生成するのにインバー
タＩＶの遅延を利用した遅延線１１を用いているため、
少なくともクロック信号ＣＫの一周期分／）最大遅延時
間を持つ遅延線が必要であり、また精度を上げようとす
るとインバータＩＶやフリップフロップＦＦ、論理ケー
ト等の数が精度に比例して多くなり、回路規模が大きく
なるという欠点がある。
本発明の目的は、クロック信号の周期が長くなっても、
また精度を上げても回路規模が増大することのないクロ
ック信号サンプリング回路を提供することにある。
また精度を上げても回路規模が増大することのないクロ
ック信号サンプリング回路を提供することにある。
本発明のクロック信号サンプリング回路は、第１の入力
端にトリガ信号を入力し第２の入力端に最終段の出力信
号を入力する第１の論理ゲート、この第１の論理ゲート
の出力信号を順次反転遅延する複数のインバータ、及び
第１の入力端に前記複数のインバータの最後段の出力信
号を入力し前記最終段の出力信号を出力する第２の論理
ゲートを備え、前記トリガ信号が所定のレベルのとき発
振して前記各インバータの入力端、出力端及び第２の論
理ゲートの出力端から立上り（又は立下り）エツジが均
一時間間隔のサンプリングパルスを順次巡還して出力す
るリング発振器と、このリング発振器の各サンプリング
パルスの立上り（又は立下り）エツジによりクロック信
号をそれぞれサンプリングし出力するサンプリング回路
と、このサンプリング回路の各サンプリング値を格納す
るバッファ回路と、このバッファ回路に格納されている
各サンプリング値から前記クロック信号の立上り変化点
及び立下り変化点を検出する変化点検出回路と、前記リ
ング発振器の発振周期をカウントするカウンタと、この
カウンタのカウント値と前記立上り変化点及び立下り変
化点の検出信号と前記リング発振器の所定の出力信号と
から前記クロック信号の高レベルの期間及び低レベルの
期間を算出して出力するパルス幅演算手段とを有してい
る。
端にトリガ信号を入力し第２の入力端に最終段の出力信
号を入力する第１の論理ゲート、この第１の論理ゲート
の出力信号を順次反転遅延する複数のインバータ、及び
第１の入力端に前記複数のインバータの最後段の出力信
号を入力し前記最終段の出力信号を出力する第２の論理
ゲートを備え、前記トリガ信号が所定のレベルのとき発
振して前記各インバータの入力端、出力端及び第２の論
理ゲートの出力端から立上り（又は立下り）エツジが均
一時間間隔のサンプリングパルスを順次巡還して出力す
るリング発振器と、このリング発振器の各サンプリング
パルスの立上り（又は立下り）エツジによりクロック信
号をそれぞれサンプリングし出力するサンプリング回路
と、このサンプリング回路の各サンプリング値を格納す
るバッファ回路と、このバッファ回路に格納されている
各サンプリング値から前記クロック信号の立上り変化点
及び立下り変化点を検出する変化点検出回路と、前記リ
ング発振器の発振周期をカウントするカウンタと、この
カウンタのカウント値と前記立上り変化点及び立下り変
化点の検出信号と前記リング発振器の所定の出力信号と
から前記クロック信号の高レベルの期間及び低レベルの
期間を算出して出力するパルス幅演算手段とを有してい
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例は、第１の入力端にトリガ信号ＴＲＧを入力
し第２の入力端に最終段の出力信号（Ｓ７）を入力する
ＮＡＮＤ型の論理ゲートＧｌ、この論理ゲートＧｌの出
力信号（Ｐ７）を順次反転遅延する複数のインバータＩ
Ｖ、及び第１の入力端に複数のインバータＩＶの最後段
の出力信号を入力し第２の入力端に最後段から３番目の
インバータＩ’Ｖ出力信号（ＰＯ）を入力し前記最終段
の出力信号を出力するＮＯＲ型の論理ゲートＧ２を備え
、トリガ信号ＴＲＧが高レベルのとき発振して各インバ
ータＩＶの入力端、出力端及び論理ゲートＧ２の出力端
から立上りエツジが均一時間間隔のサンプリングパルス
ＰＯ〜Ｐ７．ＳＯ〜Ｓ７を順次巡還して出力する微分機
能をもつリング発振器１と、複数のフリップフロップＦ
Ｆ ＡＦ Ｆ ｓをそれぞれ対応して備え、それぞれ
対応する各サンプリングパルスＳＯ〜Ｓ７．ＰＯ〜Ｐ７
の立上りエツジによりクロック信号ＣＫをサンプリング
して出力するサンプリング回路２Ａ２Ｂと、これらサン
プリング回路２Ａ’、２Ｂの各サンプリング値をそれぞ
れ対応して格納するバッファ回路３Ａ、３ａと、これら
対応するバッファ回路３Ａ、３Ｂに格納されている各サ
ンプリング値からクロック信号ＣＫの立上り変化点及び
立下り変化点をそれぞれ検出して立上り変化点検出信号
ＨＯ〜Ｈ７−、Ｈ８〜Ｈ１５及び立下り変化点検出信号
ＬＯ〜Ｌ７．Ｌ８〜Ｌ１５を出力する変化点検出回路４
Ａ 、４ａと、リング発振器１の発振周期をサンプリン
グパルスＳ７．Ｐ７によりそれぞれ対応してカウントす
るカウンタ５Ａ、５Ｂと、カウンタ５Ａのカウント値を
２倍する演算器６Ａと、カウンタ５Ｂのカウント値を２
倍して“′１”を引く演算器６Ｂと、レジスタ７１．タ
イミング算出回路７２．セレクタ７３Ａ、 ７３ｍ 、
減算器７４Ａ、７４Ｂ、フリップフロップＦＦＣ，ＦＦ
Ｄ、及び論理ゲートＧ３を備え、演算器６Ａ。
し第２の入力端に最終段の出力信号（Ｓ７）を入力する
ＮＡＮＤ型の論理ゲートＧｌ、この論理ゲートＧｌの出
力信号（Ｐ７）を順次反転遅延する複数のインバータＩ
Ｖ、及び第１の入力端に複数のインバータＩＶの最後段
の出力信号を入力し第２の入力端に最後段から３番目の
インバータＩ’Ｖ出力信号（ＰＯ）を入力し前記最終段
の出力信号を出力するＮＯＲ型の論理ゲートＧ２を備え
、トリガ信号ＴＲＧが高レベルのとき発振して各インバ
ータＩＶの入力端、出力端及び論理ゲートＧ２の出力端
から立上りエツジが均一時間間隔のサンプリングパルス
ＰＯ〜Ｐ７．ＳＯ〜Ｓ７を順次巡還して出力する微分機
能をもつリング発振器１と、複数のフリップフロップＦ
Ｆ ＡＦ Ｆ ｓをそれぞれ対応して備え、それぞれ
対応する各サンプリングパルスＳＯ〜Ｓ７．ＰＯ〜Ｐ７
の立上りエツジによりクロック信号ＣＫをサンプリング
して出力するサンプリング回路２Ａ２Ｂと、これらサン
プリング回路２Ａ’、２Ｂの各サンプリング値をそれぞ
れ対応して格納するバッファ回路３Ａ、３ａと、これら
対応するバッファ回路３Ａ、３Ｂに格納されている各サ
ンプリング値からクロック信号ＣＫの立上り変化点及び
立下り変化点をそれぞれ検出して立上り変化点検出信号
ＨＯ〜Ｈ７−、Ｈ８〜Ｈ１５及び立下り変化点検出信号
ＬＯ〜Ｌ７．Ｌ８〜Ｌ１５を出力する変化点検出回路４
Ａ 、４ａと、リング発振器１の発振周期をサンプリン
グパルスＳ７．Ｐ７によりそれぞれ対応してカウントす
るカウンタ５Ａ、５Ｂと、カウンタ５Ａのカウント値を
２倍する演算器６Ａと、カウンタ５Ｂのカウント値を２
倍して“′１”を引く演算器６Ｂと、レジスタ７１．タ
イミング算出回路７２．セレクタ７３Ａ、 ７３ｍ 、
減算器７４Ａ、７４Ｂ、フリップフロップＦＦＣ，ＦＦ
Ｄ、及び論理ゲートＧ３を備え、演算器６Ａ。
６Ｂの出力信号ＣＮＴＨ，ＣＮＴＬと立上り変化点検出
信号ＨＯ〜Ｈ１５及び立下り変化点検出信号ＬＯ〜Ｌ１
５とサンプリングパルス５Ｏ３４，ＰＯ，Ｐ４とを入力
し、これら信号からタロツク信号ＣＫの高レベルの期間
及び低レベルの期間を算出して出力信号０ＵＴＩ、○Ｕ
Ｔ２として出力するパルス幅演算回路７とを有する構成
となっている。
信号ＨＯ〜Ｈ１５及び立下り変化点検出信号ＬＯ〜Ｌ１
５とサンプリングパルス５Ｏ３４，ＰＯ，Ｐ４とを入力
し、これら信号からタロツク信号ＣＫの高レベルの期間
及び低レベルの期間を算出して出力信号０ＵＴＩ、○Ｕ
Ｔ２として出力するパルス幅演算回路７とを有する構成
となっている。
次に、この実施例の動作について説明する。
第２図〜第３図はこの実施例の動作を説明するための各
部信号のタイミング図である。
部信号のタイミング図である。
リング発振器１は、トリガ信号ＴＲＧが高レベルになる
と発振し、この高レベルの期間、第２図に示すように、
立上りエツジが等間隔のサンプリングパルスＰＯ〜Ｐ７
．ＳＯ〜Ｓ７を順次サイクリックに出力する。
と発振し、この高レベルの期間、第２図に示すように、
立上りエツジが等間隔のサンプリングパルスＰＯ〜Ｐ７
．ＳＯ〜Ｓ７を順次サイクリックに出力する。
サンプリング回路２Ａ （及び２Ｂ、以下２Ｂと関連
する記号は（）内に示す）は、複数のフリップフロップ
ＦＦＡ（ＦＦＢ）によりサンプリングパルスＳＯ〜Ｓ７
（ＰＯ〜Ｐ７）の立上りエツジでクロック信号ＣＫを
サンプリングし、その出力をバッファ回路３Ａ（３Ｂ＞
に格納させる。
する記号は（）内に示す）は、複数のフリップフロップ
ＦＦＡ（ＦＦＢ）によりサンプリングパルスＳＯ〜Ｓ７
（ＰＯ〜Ｐ７）の立上りエツジでクロック信号ＣＫを
サンプリングし、その出力をバッファ回路３Ａ（３Ｂ＞
に格納させる。
バッファ回路３＾ （３Ｂ）に格納されている信号はサ
ンプリングパルスＰ４ （Ｓ４）の立上りエツジで変化
点検出回路４Ａ（４Ｂ）に入力され、変化点検出回路４
＾ （４Ｂ）は、入力された信号の隣接するものが低レ
ベルから高レベルになる点を検出して立上り変化点検出
信号ＨＯ〜Ｈ７（Ｈ８〜Ｈ１５）の対応するものをアク
ティブにして出力し、また高レベルから低レベルになる
点を検出して立下り変化点検出信号ＬＯ〜Ｌ７ （Ｌ８
〜Ｌ１５）の対応するものをアクティブにして出力する
。
ンプリングパルスＰ４ （Ｓ４）の立上りエツジで変化
点検出回路４Ａ（４Ｂ）に入力され、変化点検出回路４
＾ （４Ｂ）は、入力された信号の隣接するものが低レ
ベルから高レベルになる点を検出して立上り変化点検出
信号ＨＯ〜Ｈ７（Ｈ８〜Ｈ１５）の対応するものをアク
ティブにして出力し、また高レベルから低レベルになる
点を検出して立下り変化点検出信号ＬＯ〜Ｌ７ （Ｌ８
〜Ｌ１５）の対応するものをアクティブにして出力する
。
サンプリングパルスＳＯ〜Ｓ７．ＰＯ〜Ｐ７が一巡する
とまた上述の動作がくり返される。
とまた上述の動作がくり返される。
カウンタ５Ａ 、５Ｂは、サンプリングパルスＳＯ〜Ｓ
７．ＰＯ〜Ｐ７の巡還が何回あったかを計数するカウン
タである。カウンタ５Ａの出力値は演算器６Ａで２倍さ
れ出力信号ＣＮＴＨとして出力され、またカウンタ５Ｂ
の出力値は演算器６Ｂで２倍された後“１′°が減じら
れ出力信号ＣＮＴＬとして出力される。すなわち、出力
信号ＣＮＴＬは、サンプリングパルスＰＯ−Ｐ７が出力
されるごとに“１”→“３”→“５”と奇数値を出力し
、出力信号ＣＮＴＨは、サンプリングパルスＳＯ〜Ｓ７
が出力されるごとに“２”→“４”→“６”と偶数値を
出力する。
７．ＰＯ〜Ｐ７の巡還が何回あったかを計数するカウン
タである。カウンタ５Ａの出力値は演算器６Ａで２倍さ
れ出力信号ＣＮＴＨとして出力され、またカウンタ５Ｂ
の出力値は演算器６Ｂで２倍された後“１′°が減じら
れ出力信号ＣＮＴＬとして出力される。すなわち、出力
信号ＣＮＴＬは、サンプリングパルスＰＯ−Ｐ７が出力
されるごとに“１”→“３”→“５”と奇数値を出力し
、出力信号ＣＮＴＨは、サンプリングパルスＳＯ〜Ｓ７
が出力されるごとに“２”→“４”→“６”と偶数値を
出力する。
次に、パルス幅演算回路７について説明する。
レジスタ７１は、トリガ信号ＴＲＧが高レベルになって
から立下り変化点検出信号ＬＯ〜Ｌ７の中に最初にアク
ティブな信号を検出した場合、サンプリングパルスＳＯ
のタイミングで出力信号ＣＮＴＨと立下り変化点検出信
号ＬＯ〜Ｌ７とをラッチし、立下り変化点検出信号し８
〜Ｌ１５の中に最初にアクティブな信号を検出した場合
、サンプリングパルスＰＯのタイミングで出力信号ＣＮ
ＴＬと立下り変化点検出信号Ｌ８〜Ｌ１５とをラッチし
、第１ＬレジスタＲＧＬＩ （ＣＮＴＨ又はＣＮＴＬを
ラッチした出力はＲＧＬＩＣＮＴ、ＬＯ〜Ｌ７又はＬ８
〜Ｌ１５をラッチした出力はＲＧＬＩＲＦ（０〜７）と
し、これらを含む〉として出力する。
から立下り変化点検出信号ＬＯ〜Ｌ７の中に最初にアク
ティブな信号を検出した場合、サンプリングパルスＳＯ
のタイミングで出力信号ＣＮＴＨと立下り変化点検出信
号ＬＯ〜Ｌ７とをラッチし、立下り変化点検出信号し８
〜Ｌ１５の中に最初にアクティブな信号を検出した場合
、サンプリングパルスＰＯのタイミングで出力信号ＣＮ
ＴＬと立下り変化点検出信号Ｌ８〜Ｌ１５とをラッチし
、第１ＬレジスタＲＧＬＩ （ＣＮＴＨ又はＣＮＴＬを
ラッチした出力はＲＧＬＩＣＮＴ、ＬＯ〜Ｌ７又はＬ８
〜Ｌ１５をラッチした出力はＲＧＬＩＲＦ（０〜７）と
し、これらを含む〉として出力する。
次に、立下り変化点検出信号ＬＯ〜Ｌ７．Ｌ８〜Ｌ１５
の中に２番目のアクティブな信号が存在することを検出
すると、第２Ｌレジスタ信号ＲＧＬ２ （ＲＧＬ２ＣＮ
Ｔ、ＲＧＬ２ＲＦ （０〜７）を含む）として同様に出
力する。
の中に２番目のアクティブな信号が存在することを検出
すると、第２Ｌレジスタ信号ＲＧＬ２ （ＲＧＬ２ＣＮ
Ｔ、ＲＧＬ２ＲＦ （０〜７）を含む）として同様に出
力する。
また、立上り変化点検出信号ＨＯ〜Ｈ７，Ｈ８〜Ｈ１５
についても同様に、第１Ｈレジスタ信号ＲＧＨＩ （
ＲＧＨＩＣＮＴ、 ＲＧＨＩＲＦ （０〜７）、第
２Ｈレジスタ信号ＲＧＨ２（ＲＧＨ２ＣＮＴ、ＲＧＨＲ
Ｆ （０〜７）を出力する。
についても同様に、第１Ｈレジスタ信号ＲＧＨＩ （
ＲＧＨＩＣＮＴ、 ＲＧＨＩＲＦ （０〜７）、第
２Ｈレジスタ信号ＲＧＨ２（ＲＧＨ２ＣＮＴ、ＲＧＨＲ
Ｆ （０〜７）を出力する。
ここで、第１Ｌレジスタ信号ＲＧＬＩＲＦ （０〜７）
及び第１Ｈレジスタ信号ＲＧＬＩＲＦ（０〜７）はそれ
ぞれ２ビツト以上のアクティブな信号をもっている可能
性があるため、タイミング算出回路７２は、第１Ｌレジ
スタ信号ＲＧＬ Ｉ ＲＦ（０〜７）、第２Ｌレジスタ
信号ＲＧＬ２ＲＦ（０〜７）から早いタイミング順に２
ビツトのアクティブな信号を選択しエンコードした後、
第１しレジスタ信号ＲＧＬＩＲＦ （０〜７）をエンコ
ードした場合は第１Ｌレジスタ信号ＲＧＬＩＣＮＴと組
合わせて早いタイミングのものをＬＦ倍信号２番目のタ
イミングのものをＬＳ信号として出力する。また、第１
Ｈレジスタ信号ＲＧＨ１第２Ｈレジスタ信号ＲＧＨ２か
らも同様にＨＦ信号、Ｈ３３倍を作成し出力する。
及び第１Ｈレジスタ信号ＲＧＬＩＲＦ（０〜７）はそれ
ぞれ２ビツト以上のアクティブな信号をもっている可能
性があるため、タイミング算出回路７２は、第１Ｌレジ
スタ信号ＲＧＬ Ｉ ＲＦ（０〜７）、第２Ｌレジスタ
信号ＲＧＬ２ＲＦ（０〜７）から早いタイミング順に２
ビツトのアクティブな信号を選択しエンコードした後、
第１しレジスタ信号ＲＧＬＩＲＦ （０〜７）をエンコ
ードした場合は第１Ｌレジスタ信号ＲＧＬＩＣＮＴと組
合わせて早いタイミングのものをＬＦ倍信号２番目のタ
イミングのものをＬＳ信号として出力する。また、第１
Ｈレジスタ信号ＲＧＨ１第２Ｈレジスタ信号ＲＧＨ２か
らも同様にＨＦ信号、Ｈ３３倍を作成し出力する。
これら信号とトリガ信号ＴＲＧ、クロック信号ＣＫとの
関係を第３図に示す、第３図には、トリガ信号ＴＲＧが
立上ってからクロック信号ＣＫの低レベルから高レベル
への変化点、高レベルから低レベルへの変化点がそれぞ
れ２回検出された場合の例が示されている。
関係を第３図に示す、第３図には、トリガ信号ＴＲＧが
立上ってからクロック信号ＣＫの低レベルから高レベル
への変化点、高レベルから低レベルへの変化点がそれぞ
れ２回検出された場合の例が示されている。
次に、最初の変化が低レベルから高レベルだった場合、
初期状態用のフリップフロップＦＦＤの出力ＰＩＰＮは
低レベルとなり１、セレクタ７３Ａ、７３Ｂ、減算器７
４Ａ 、７４ａにより、タロツク信号ＣＫの高レベル幅
はＬＦ倍信号値からＨＦ信号の値を減算し、低レベル幅
はＨ３３倍の値からＬＦ倍信号値を減算してそれぞれ出
力信号０ＵＴ１．０ＵＴ２として出力される。また最初
の変化が高レベルから低レベルだった場合、フリツブフ
ロップＦ Ｆ ｎの出力ＰＩＰＮは高レベルとなり、ク
ロック信号ＣＫの高レベル幅はＬＳ信号の値からＨＳ信
号を減算し、低レベル幅はＨＳ信号の値からＬＦ部信号
値を減算してそれぞれ出力信号○ＵＴＩ、０ＵＴ２とし
て出力される。
初期状態用のフリップフロップＦＦＤの出力ＰＩＰＮは
低レベルとなり１、セレクタ７３Ａ、７３Ｂ、減算器７
４Ａ 、７４ａにより、タロツク信号ＣＫの高レベル幅
はＬＦ倍信号値からＨＦ信号の値を減算し、低レベル幅
はＨ３３倍の値からＬＦ倍信号値を減算してそれぞれ出
力信号０ＵＴ１．０ＵＴ２として出力される。また最初
の変化が高レベルから低レベルだった場合、フリツブフ
ロップＦ Ｆ ｎの出力ＰＩＰＮは高レベルとなり、ク
ロック信号ＣＫの高レベル幅はＬＳ信号の値からＨＳ信
号を減算し、低レベル幅はＨＳ信号の値からＬＦ部信号
値を減算してそれぞれ出力信号○ＵＴＩ、０ＵＴ２とし
て出力される。
このように、本発明においては、サンプリングパルスＰ
Ｏ〜Ｐ７．Ｓｏ〜Ｓ７を発生するのに、リング発振器１
を使用しているので、クロック信号ＣＫの１周期が長く
なってもインバータＩＶの数を増す必要がなく、また精
度を上げる場合でも各インバータの遅延時間を短かくす
ればよいので、回路規模を増大させなくて済む。
Ｏ〜Ｐ７．Ｓｏ〜Ｓ７を発生するのに、リング発振器１
を使用しているので、クロック信号ＣＫの１周期が長く
なってもインバータＩＶの数を増す必要がなく、また精
度を上げる場合でも各インバータの遅延時間を短かくす
ればよいので、回路規模を増大させなくて済む。
以上説明したように本発明は、クロック信号をサンプリ
ングするためのサンプリングパルスを、インバータ遅延
を用いたリング発振器により発生する構成とすることに
より、サンプリングパルスがリング発振器により巡還し
て出力されるので、クロック信号の１周期が長くなって
も、従来のようにインバータの数を増やす必要がなく、
精度を上げる場合でも各インバータの遅延時間を短かく
するだけでよいので、何れの場合でも回路規模を増大さ
せなくて済み、同一の回路規模で、幅広い範囲のクロッ
ク周期及び精度に対処することができる効果がある。
ングするためのサンプリングパルスを、インバータ遅延
を用いたリング発振器により発生する構成とすることに
より、サンプリングパルスがリング発振器により巡還し
て出力されるので、クロック信号の１周期が長くなって
も、従来のようにインバータの数を増やす必要がなく、
精度を上げる場合でも各インバータの遅延時間を短かく
するだけでよいので、何れの場合でも回路規模を増大さ
せなくて済み、同一の回路規模で、幅広い範囲のクロッ
ク周期及び精度に対処することができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図及び第
３図は第１図に示された実施例の動作を説明するための
各部信号のタイミング図、第４図及び第５図はぞれぞれ
従来のクロック信号サンプリング回路の一例を示す回路
図及びこの例の動作を説明するため各部信号のタイミン
グ図である。 １・・・リング発振器、２Ａ、２Ｂ・・・サンプリング
回路、３Ａ 、３Ｂ・・・バッファ回路、４Ａ、４Ｂ・
・・変化点検出回路、５Ａ、５Ｂ・・・カウンタ、６Ａ
。 ６Ｂ・・・演算器、７・・・パルス幅演算回路、１１・
・・遅延線、１２・・・サンプリング回路、１３・・・
変化点検出回路、１４ Ａ 〜１４ ｃ−デコーダ、１
５Ａ１５ａ・・・減算器、７１・・・レジスタ、７２・
・・タイミンク算出回路、７３Ａ 、７３Ｂ・・・セレ
クタ、７４Ａ 、７４Ｂ・・・減算器、ＦＦ、ＦＦＡ〜
ＦＦＤ・・・フリップフロップ、Ｇ、Ｇｌ〜Ｇ３・・・
論理ゲート、ＩＶ・・・インバータ。
３図は第１図に示された実施例の動作を説明するための
各部信号のタイミング図、第４図及び第５図はぞれぞれ
従来のクロック信号サンプリング回路の一例を示す回路
図及びこの例の動作を説明するため各部信号のタイミン
グ図である。 １・・・リング発振器、２Ａ、２Ｂ・・・サンプリング
回路、３Ａ 、３Ｂ・・・バッファ回路、４Ａ、４Ｂ・
・・変化点検出回路、５Ａ、５Ｂ・・・カウンタ、６Ａ
。 ６Ｂ・・・演算器、７・・・パルス幅演算回路、１１・
・・遅延線、１２・・・サンプリング回路、１３・・・
変化点検出回路、１４ Ａ 〜１４ ｃ−デコーダ、１
５Ａ１５ａ・・・減算器、７１・・・レジスタ、７２・
・・タイミンク算出回路、７３Ａ 、７３Ｂ・・・セレ
クタ、７４Ａ 、７４Ｂ・・・減算器、ＦＦ、ＦＦＡ〜
ＦＦＤ・・・フリップフロップ、Ｇ、Ｇｌ〜Ｇ３・・・
論理ゲート、ＩＶ・・・インバータ。
Claims (1)
- 第１の入力端にトリガ信号を入力し第２の入力端に最終
段の出力信号を入力する第１の論理ゲート、この第１の
論理ゲートの出力信号を順次反転遅延する複数のインバ
ータ、及び第１の入力端に前記複数のインバータの最後
段の出力信号を入力し前記最終段の出力信号を出力する
第２の論理ゲートを備え、前記トリガ信号が所定のレベ
ルのとき発振して前記各インバータの入力端、出力端及
び第２の論理ゲートの出力端から立上り（又は立下り）
エッジが均一時間間隔のサンプリングパルスを順次巡還
して出力するリング発振器と、このリング発振器の各サ
ンプリングパルスの立上り（又は立下り）エッジにより
クロック信号をそれぞれサンプリングし出力するサンプ
リング回路と、このサンプリング回路の各サンプリング
値を格納するバッファ回路と、このバッファ回路に格納
されている各サンプリング値から前記クロック信号の立
上り変化点及び立下り変化点を検出する変化点検出回路
と、前記リング発振器の発振周期をカウントするカウン
タと、このカウンタのカウント値と前記立上り変化点及
び立下り変化点の検出信号と前記リング発振器の所定の
出力信号とから前記クロック信号の高レベルの期間及び
低レベルの期間を算出して出力するパルス幅演算手段と
を有することを特徴とするクロック信号サンプリング回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20850190A JPH0491513A (ja) | 1990-08-07 | 1990-08-07 | クロック信号サンプリング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20850190A JPH0491513A (ja) | 1990-08-07 | 1990-08-07 | クロック信号サンプリング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0491513A true JPH0491513A (ja) | 1992-03-25 |
Family
ID=16557205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20850190A Pending JPH0491513A (ja) | 1990-08-07 | 1990-08-07 | クロック信号サンプリング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0491513A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH104353A (ja) * | 1996-06-17 | 1998-01-06 | Denso Corp | Ａ／ｄ変換器 |
| JP2019169776A (ja) * | 2018-03-22 | 2019-10-03 | セイコーエプソン株式会社 | 遷移状態取得装置、時間デジタル変換器及びａ／ｄ変換回路 |
-
1990
- 1990-08-07 JP JP20850190A patent/JPH0491513A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH104353A (ja) * | 1996-06-17 | 1998-01-06 | Denso Corp | Ａ／ｄ変換器 |
| JP2019169776A (ja) * | 2018-03-22 | 2019-10-03 | セイコーエプソン株式会社 | 遷移状態取得装置、時間デジタル変換器及びａ／ｄ変換回路 |
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