JPH048841B2 - - Google Patents
Info
- Publication number
- JPH048841B2 JPH048841B2 JP59263619A JP26361984A JPH048841B2 JP H048841 B2 JPH048841 B2 JP H048841B2 JP 59263619 A JP59263619 A JP 59263619A JP 26361984 A JP26361984 A JP 26361984A JP H048841 B2 JPH048841 B2 JP H048841B2
- Authority
- JP
- Japan
- Prior art keywords
- switch circuit
- recording
- transistor
- output terminal
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015556 catabolic process Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000002265 prevention Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/027—Analogue recording
- G11B5/03—Biasing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/02—Control of operating function, e.g. switching from recording to reproducing
- G11B15/12—Masking of heads; circuits for Selecting or switching of heads between operative and inoperative functions or between different operative functions or for selection between operative heads; Masking of beams, e.g. of light beams
- G11B15/125—Masking of heads; circuits for Selecting or switching of heads between operative and inoperative functions or between different operative functions or for selection between operative heads; Masking of beams, e.g. of light beams conditioned by the operating function of the apparatus
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/027—Analogue recording
Description
【発明の詳細な説明】
産業上の利用分野
本発明はヘツド切換回路に係り、特に記録時に
バイアス電圧等の極めて高いピーク・ピーク値の
電圧を印加されるヘツドを、再生時には再生ヘツ
ドとしても兼用できるように、ヘツドの一端と他
端とを切換えるヘツド切換回路に関する。
バイアス電圧等の極めて高いピーク・ピーク値の
電圧を印加されるヘツドを、再生時には再生ヘツ
ドとしても兼用できるように、ヘツドの一端と他
端とを切換えるヘツド切換回路に関する。
従来の技術
第５図は従来のヘツド切換回路の一例の回路図
を示す。同図中、記録再生ヘツド１の一端には、
記録モード時には入力端子２よりコンデンサ３及
び可変抵抗４を夫々直列に介してバイアス電圧が
印加されると共に、入力端子５よりコンデンサ６
及び抵抗７を夫々直列に介して記録信号（例えば
音声信号）が印加される。記録再生ヘツド１のこ
の一端は、またスイツチ回路８及び１１を夫々直
列に介して電源端子１２と第１のモード信号入力
端子１３に夫々接続されている。スイツチ回路８
はエミツタが共通接続されたNPNトランジスタ
X1及びX2と、トランジスタX1，X2のベース抵抗
９及び１０とよりなる。またスイツチ回路１１は
電源端子１２にエミツタが接続され、上記ベース
抵抗９及び１０に夫々コレクタが接続された
PNPトランジスタX3と、モード信号入力端子１
３に抵抗１６及び１７の抵抗分圧回路を通して接
続されたNPNトランジスタX4と、トランジスタ
X3のベース・エミツタ間に接続された抵抗１４
と、トランジスタX3のベースとトランジスタX4
のコレクタとを接続する抵抗１５とよりなる。
を示す。同図中、記録再生ヘツド１の一端には、
記録モード時には入力端子２よりコンデンサ３及
び可変抵抗４を夫々直列に介してバイアス電圧が
印加されると共に、入力端子５よりコンデンサ６
及び抵抗７を夫々直列に介して記録信号（例えば
音声信号）が印加される。記録再生ヘツド１のこ
の一端は、またスイツチ回路８及び１１を夫々直
列に介して電源端子１２と第１のモード信号入力
端子１３に夫々接続されている。スイツチ回路８
はエミツタが共通接続されたNPNトランジスタ
X1及びX2と、トランジスタX1，X2のベース抵抗
９及び１０とよりなる。またスイツチ回路１１は
電源端子１２にエミツタが接続され、上記ベース
抵抗９及び１０に夫々コレクタが接続された
PNPトランジスタX3と、モード信号入力端子１
３に抵抗１６及び１７の抵抗分圧回路を通して接
続されたNPNトランジスタX4と、トランジスタ
X3のベース・エミツタ間に接続された抵抗１４
と、トランジスタX3のベースとトランジスタX4
のコレクタとを接続する抵抗１５とよりなる。
記録モード時には入力端子１３に入来する第１
のモード信号がローレベルとされるため、トラン
ジスタX4がオフとされ、これによりトランジス
タX3のベースには電源端子１２よりの直流電圧
Vccが抵抗１４を介して印加されるのでトランジ
スタX4もオフとなる。トランジスタX4のオフに
より、トランジスタX1及びX2も夫々オフとされ
る。
のモード信号がローレベルとされるため、トラン
ジスタX4がオフとされ、これによりトランジス
タX3のベースには電源端子１２よりの直流電圧
Vccが抵抗１４を介して印加されるのでトランジ
スタX4もオフとなる。トランジスタX4のオフに
より、トランジスタX1及びX2も夫々オフとされ
る。
他方、記録モード時には入力端子１８に入来す
る第２のモード信号がハイレベルとされるため、
このハイレベルの信号が抵抗１９及び２０よりな
る回路により分圧されてNPNトランジスタX5の
ベースに印加され、これをオンとする。トランジ
スタX5のコレクタは記録再生ヘツド１の他端に
接続され、そのエミツタは接地されている。従つ
て、記録モード時には記録再生ヘツド１の他端が
トランジスタX5のオンにより略アースレベルと
されるので、入力端子５よりの記録信号と入力端
子２よりのバイアス電圧との重畳信号が記録再生
ヘツド１の一端に印加されて、このヘツド１によ
り磁気テープ等の記録媒体（図示せず）に上記記
録信号が記録される。
る第２のモード信号がハイレベルとされるため、
このハイレベルの信号が抵抗１９及び２０よりな
る回路により分圧されてNPNトランジスタX5の
ベースに印加され、これをオンとする。トランジ
スタX5のコレクタは記録再生ヘツド１の他端に
接続され、そのエミツタは接地されている。従つ
て、記録モード時には記録再生ヘツド１の他端が
トランジスタX5のオンにより略アースレベルと
されるので、入力端子５よりの記録信号と入力端
子２よりのバイアス電圧との重畳信号が記録再生
ヘツド１の一端に印加されて、このヘツド１によ
り磁気テープ等の記録媒体（図示せず）に上記記
録信号が記録される。
他方、再生モード時には上記第１のモード信号
がハイレベル、第２のモード信号がローレベルと
される。これにより、トランジスタX1〜X4が
夫々オンとなるため、記録再生ヘツド１の一端が
略アースレベルとされ、また、これと同時にトラ
ンジスタX5がオフとされるので、記録媒体の既
記録信号が記録再生ヘツド１により再生されて、
その再生信号が記録再生ヘツド１の他端よりプリ
アンプ２１を通して出力端子２２へ出力される。
がハイレベル、第２のモード信号がローレベルと
される。これにより、トランジスタX1〜X4が
夫々オンとなるため、記録再生ヘツド１の一端が
略アースレベルとされ、また、これと同時にトラ
ンジスタX5がオフとされるので、記録媒体の既
記録信号が記録再生ヘツド１により再生されて、
その再生信号が記録再生ヘツド１の他端よりプリ
アンプ２１を通して出力端子２２へ出力される。
発明が解決しようとする問題点
ここで、記録モード時にはトランジスタX1及
びX2は高インピーダンス状態となつていなけれ
ばならないから、例えば第６図Ａにで示す如き
40VP-Pという大振幅のバイアス電圧がトランジ
スタX1のコレクタに加えられても、トランジス
タX1及びX2にはこれに耐え得る高耐圧のトラン
ジスタが必要となる。この場合、トランジスタ
X3のコレクタには第６図Ａにで示す如き電圧
が生じ、またトランジスタX1及びX2のエミツタ
には同図Ａにで示す如き電圧が生ずる。また、
この記録モード時には第６図Ｂにで示す如きに
ローレベルの電圧がX4のベースに加えられるこ
とによつて、トランジスタX3及びX4が夫々オフ
となるから、トランジスタX3のエミツタ及びベ
ースの夫々には、電源電圧Vccが印加され、エミ
ツタ・コレクタ間には最大で第６図Ｂにで示す
如き電位差VCEが発生する。従つて、電源電圧
Vccを12V、に示すコレクタ電圧の最小値（
バイアス電圧の最小値）を前記した如く−20Vと
すると、上記電位差VCEは32Vとなる。
びX2は高インピーダンス状態となつていなけれ
ばならないから、例えば第６図Ａにで示す如き
40VP-Pという大振幅のバイアス電圧がトランジ
スタX1のコレクタに加えられても、トランジス
タX1及びX2にはこれに耐え得る高耐圧のトラン
ジスタが必要となる。この場合、トランジスタ
X3のコレクタには第６図Ａにで示す如き電圧
が生じ、またトランジスタX1及びX2のエミツタ
には同図Ａにで示す如き電圧が生ずる。また、
この記録モード時には第６図Ｂにで示す如きに
ローレベルの電圧がX4のベースに加えられるこ
とによつて、トランジスタX3及びX4が夫々オフ
となるから、トランジスタX3のエミツタ及びベ
ースの夫々には、電源電圧Vccが印加され、エミ
ツタ・コレクタ間には最大で第６図Ｂにで示す
如き電位差VCEが発生する。従つて、電源電圧
Vccを12V、に示すコレクタ電圧の最小値（
バイアス電圧の最小値）を前記した如く−20Vと
すると、上記電位差VCEは32Vとなる。
従つて、記録モード時にはトランジスタX3に
は高耐圧のトランジスタが必要とされるが、スイ
ツチ回路８及び１１を個別部品で構成した場合や
ヘツドスイツチング専用の高耐圧プロセスのIC
（集積回路）で構成した場合は、実用上支障なく
ヘツド切換えができる。
は高耐圧のトランジスタが必要とされるが、スイ
ツチ回路８及び１１を個別部品で構成した場合や
ヘツドスイツチング専用の高耐圧プロセスのIC
（集積回路）で構成した場合は、実用上支障なく
ヘツド切換えができる。
しかるに、より低価格化するために上記のヘツ
ド切換回路だけでなく、プリアンプ２１を含めた
信号処理回路をも１つのIC内に組込もうとする
と、このICは高耐圧プロセスでないために、IC
化することができないという問題点があつた。
ド切換回路だけでなく、プリアンプ２１を含めた
信号処理回路をも１つのIC内に組込もうとする
と、このICは高耐圧プロセスでないために、IC
化することができないという問題点があつた。
そこで、本発明は記録再生ヘツドのバイアス電
圧を供給される側の一端に接続され記録時に高イ
ンピーダンスとなる第１のスイツチ回路の制御入
力端子の電位と、直流電源電圧との間の電位差を
２つのスイツチ回路を設けて夫々に分割して受け
もたせることにより、上記の問題点を解決したヘ
ツド切換回路を提供することを目的とする。
圧を供給される側の一端に接続され記録時に高イ
ンピーダンスとなる第１のスイツチ回路の制御入
力端子の電位と、直流電源電圧との間の電位差を
２つのスイツチ回路を設けて夫々に分割して受け
もたせることにより、上記の問題点を解決したヘ
ツド切換回路を提供することを目的とする。
問題点を解決するための手段
本発明になるヘツド切換回路は第１乃至第３の
スイツチ回路より構成される。第１のスイツチ回
路は記録再生ヘツドの一端にその出力端が接続さ
れており、その制御端子の入力信号により記録モ
ード時はバイアス電圧及び記録信号を記録再生ヘ
ツドの一端に供給するべく高インピーダンスとな
り、再生モード時には低インピーダンスとなる。
第２のスイツチ回路は直流電源電圧と記録再生モ
ード信号とが夫々供給され、記録モード時にはそ
の出力端が高インピーダンスとなり、再生モード
時にはその出力端が直流電源電圧との間で低イン
ピーダンスとなる。第３のスイツチ回路は第２の
スイツチ回路の出力端にその入力端子が接続さ
れ、その入力端子が或るインピーダンス素子を介
して接地され、更にその出力端が上記第１のスイ
ツチ回路の制御端子に接続されており、第２のス
イツチ回路の出力端が高インピーダンスのとき第
１のスイツチ回路を高インピーダンスに制御する
よう高インピーダンスとなり、第２のスイツチ回
路の出力端が直流電源電圧との間で低インピーダ
ンスのときその出力端が低インピーダンスとなつ
て第１のスイツチ回路を低インピーダンスに制御
するように、その入力端子の入力信号レベルによ
つて制御される。
スイツチ回路より構成される。第１のスイツチ回
路は記録再生ヘツドの一端にその出力端が接続さ
れており、その制御端子の入力信号により記録モ
ード時はバイアス電圧及び記録信号を記録再生ヘ
ツドの一端に供給するべく高インピーダンスとな
り、再生モード時には低インピーダンスとなる。
第２のスイツチ回路は直流電源電圧と記録再生モ
ード信号とが夫々供給され、記録モード時にはそ
の出力端が高インピーダンスとなり、再生モード
時にはその出力端が直流電源電圧との間で低イン
ピーダンスとなる。第３のスイツチ回路は第２の
スイツチ回路の出力端にその入力端子が接続さ
れ、その入力端子が或るインピーダンス素子を介
して接地され、更にその出力端が上記第１のスイ
ツチ回路の制御端子に接続されており、第２のス
イツチ回路の出力端が高インピーダンスのとき第
１のスイツチ回路を高インピーダンスに制御する
よう高インピーダンスとなり、第２のスイツチ回
路の出力端が直流電源電圧との間で低インピーダ
ンスのときその出力端が低インピーダンスとなつ
て第１のスイツチ回路を低インピーダンスに制御
するように、その入力端子の入力信号レベルによ
つて制御される。
作 用
上記第２のスイツチ回路はその入力端とその出
力端との間の電位差は直流電源電圧値程度であ
る。この直流電源電圧は通常、バイアス電圧の1/
３程度以下であるから、第２のスイツチ回路を構
成するスイツチング素子としては従来よりも低耐
圧のものを使用できる。また、上記の第３のスイ
ツチ回路はその入力端と出力端との間のレベル差
が信号アースレベルからバイアス電圧の最小値に
略等しい値までの値である。従つて、直流電圧か
らバイアス電圧の最小値の差に略等しいレベル差
は、上記第１及び第２のスイツチ回路により分割
して受けもたせられることになる。以下、本発明
の各実施例について説明する。
力端との間の電位差は直流電源電圧値程度であ
る。この直流電源電圧は通常、バイアス電圧の1/
３程度以下であるから、第２のスイツチ回路を構
成するスイツチング素子としては従来よりも低耐
圧のものを使用できる。また、上記の第３のスイ
ツチ回路はその入力端と出力端との間のレベル差
が信号アースレベルからバイアス電圧の最小値に
略等しい値までの値である。従つて、直流電圧か
らバイアス電圧の最小値の差に略等しいレベル差
は、上記第１及び第２のスイツチ回路により分割
して受けもたせられることになる。以下、本発明
の各実施例について説明する。
実施例
第１図は本発明回路の第１実施例の回路図を示
す。同図中、第５図と同一構成部分には同一符号
を付し、その説明を省略する。第１図において、
記録再生ヘツド１のバイアス電圧及び記録信号が
夫々供給される側の一端と接地間には、４個の抵
抗R1〜R4が直列に接続されている。抵抗R1〜R4
の各両端は、対応して設けられた４個のNPNト
ランジスタQ1〜Q4のコレクタ、エミツタに夫々
接続されている。トランジスタQ1のコレクタは
記録再生ヘツド１の一端に接続され、トランジス
タQ4のエミツタは接地されている。トランジス
タQ1〜Q4及び抵抗R1〜R4は第１のスイツチ回路
２５を構成している。一方、PNPトランジスタ
Q5はエミツタが直流電源電圧Vccの入力端子１２
に接続される一方、抵抗R5を介してベースに接
続されている。またトランジスタQ5のベースと
抵抗R5の接続点とモード信号入力端子２６との
間には抵抗R6が接続されている。トランジスタ
Q5、抵抗R5，R6は第２のスイツチ回路２７を構
成している。
す。同図中、第５図と同一構成部分には同一符号
を付し、その説明を省略する。第１図において、
記録再生ヘツド１のバイアス電圧及び記録信号が
夫々供給される側の一端と接地間には、４個の抵
抗R1〜R4が直列に接続されている。抵抗R1〜R4
の各両端は、対応して設けられた４個のNPNト
ランジスタQ1〜Q4のコレクタ、エミツタに夫々
接続されている。トランジスタQ1のコレクタは
記録再生ヘツド１の一端に接続され、トランジス
タQ4のエミツタは接地されている。トランジス
タQ1〜Q4及び抵抗R1〜R4は第１のスイツチ回路
２５を構成している。一方、PNPトランジスタ
Q5はエミツタが直流電源電圧Vccの入力端子１２
に接続される一方、抵抗R5を介してベースに接
続されている。またトランジスタQ5のベースと
抵抗R5の接続点とモード信号入力端子２６との
間には抵抗R6が接続されている。トランジスタ
Q5、抵抗R5，R6は第２のスイツチ回路２７を構
成している。
また第２のスイツチ回路２７の出力端であるト
ランジスタQ5のコレクタは、第３のスイツチ回
路２８の入力端であるPNPトランジスタQ6のエ
ミツタに接続されている。またトランジスタQ6
のエミツタは抵抗R7を介してそのベースに接続
されている。トランジスタQ6のベースと抵抗R7
との接続点は抵抗R8を介して接地されている。
ランジスタQ5のコレクタは、第３のスイツチ回
路２８の入力端であるPNPトランジスタQ6のエ
ミツタに接続されている。またトランジスタQ6
のエミツタは抵抗R7を介してそのベースに接続
されている。トランジスタQ6のベースと抵抗R7
との接続点は抵抗R8を介して接地されている。
従つて、第３のスイツチ回路の入力端であるト
ランジスタQ6のエミツタは抵抗R7，R8を介して
接地されている。トランジスタQ6、抵抗R7，R8
は第３のスイツチ回路２８を構成しており、その
出力端であるトランジスタQ6のコレクタは逆流
防止用ダイオードD1〜D4及び抵抗R9〜R12を直列
に介してトランジスタQ1〜Q4のベースに別々に
接続されている。
ランジスタQ6のエミツタは抵抗R7，R8を介して
接地されている。トランジスタQ6、抵抗R7，R8
は第３のスイツチ回路２８を構成しており、その
出力端であるトランジスタQ6のコレクタは逆流
防止用ダイオードD1〜D4及び抵抗R9〜R12を直列
に介してトランジスタQ1〜Q4のベースに別々に
接続されている。
上記の構成の第１実施例において、記録モード
時には入力端子２６に入来するハイレベルのモー
ド信号によつてトランジスタQ5はオフ（高イン
ピーダンス状態）となる。従つて、トランジスタ
Q5のエミツタ電位とベース電位は第２図Ｂにｉ，
ｊで示す如く、直流電源電圧Vccに等しい、例え
ば12Vとなる。また、トランジスタQ5のオフによ
り、トランジスタQ6のエミツタ電位とベース電
位は第２図Ｂにｇ，ｈで夫々示す如く抵抗R7，
R8の働きでゼロボルト（アースレベル）となる
ため、トランジスタQ6もオフ（高インピーダン
ス）となる。従つて、トランジスタQ5のコレク
タ・エミツタ間電圧VCE5は、第２図Ｂに示す如く
＋12Vとなるから、トランジスタQ5として例えば
20V程度の耐圧の低いトランジスタを使用するこ
とができる。
時には入力端子２６に入来するハイレベルのモー
ド信号によつてトランジスタQ5はオフ（高イン
ピーダンス状態）となる。従つて、トランジスタ
Q5のエミツタ電位とベース電位は第２図Ｂにｉ，
ｊで示す如く、直流電源電圧Vccに等しい、例え
ば12Vとなる。また、トランジスタQ5のオフによ
り、トランジスタQ6のエミツタ電位とベース電
位は第２図Ｂにｇ，ｈで夫々示す如く抵抗R7，
R8の働きでゼロボルト（アースレベル）となる
ため、トランジスタQ6もオフ（高インピーダン
ス）となる。従つて、トランジスタQ5のコレク
タ・エミツタ間電圧VCE5は、第２図Ｂに示す如く
＋12Vとなるから、トランジスタQ5として例えば
20V程度の耐圧の低いトランジスタを使用するこ
とができる。
他方、この記録モード時には入力端子２よりの
例えば第２図Ａに示す40VP-Pのバイアス電圧ａ
がトランジスタQ1のコレクタに印加される。こ
のバイアス電圧ａは抵抗R1〜R4により抵抗分圧
されて、トランジスタQ2のコレクタには第２図
Ａにｂで示す如く例えば30VP-P程度の交流電圧
とされて印加され、同様にトランジスタQ3，Q4
の各コレクタには同図Ａにｃ，ｄで示す如く例え
ば20VP-P程度、10VP-P程度の交流電圧とされて
印加される。これにより、トランジスタQ1のベ
ースには第２図Ａにｅで示す如き負電圧が発生
し、この負電圧ｅはダイオードD1の順方向降下
電圧分（例えば0.6V程度）だけ正方向へレベル
シフトされて第２図Ｂにｆで示す如き負電圧とさ
れてトランジスタQ6のコレクタに供給される。
従つて、トランジスタQ6のコレクタ・エミツタ
間電圧VCE6は第２図Ｂに示す如く−19.4VP-P程度
となり、トランジスタQ6として耐圧の低い（例
えば20V程度）トランジスタを使用することがで
きる。
例えば第２図Ａに示す40VP-Pのバイアス電圧ａ
がトランジスタQ1のコレクタに印加される。こ
のバイアス電圧ａは抵抗R1〜R4により抵抗分圧
されて、トランジスタQ2のコレクタには第２図
Ａにｂで示す如く例えば30VP-P程度の交流電圧
とされて印加され、同様にトランジスタQ3，Q4
の各コレクタには同図Ａにｃ，ｄで示す如く例え
ば20VP-P程度、10VP-P程度の交流電圧とされて
印加される。これにより、トランジスタQ1のベ
ースには第２図Ａにｅで示す如き負電圧が発生
し、この負電圧ｅはダイオードD1の順方向降下
電圧分（例えば0.6V程度）だけ正方向へレベル
シフトされて第２図Ｂにｆで示す如き負電圧とさ
れてトランジスタQ6のコレクタに供給される。
従つて、トランジスタQ6のコレクタ・エミツタ
間電圧VCE6は第２図Ｂに示す如く−19.4VP-P程度
となり、トランジスタQ6として耐圧の低い（例
えば20V程度）トランジスタを使用することがで
きる。
なお、第１図において、再生モード時には入力
端子２６の入力モード信号がローレベルとなりト
ランジスタQ5をオンとするため、トランジスタ
Q5のコレクタが直流電源電圧Vccとの間で低イン
ピーダンスとなり、直流電源電圧Vccはトランジ
スタQ5のエミツタ、コレクタを介してトランジ
スタQ6のエミツタに印加されると共に、抵抗R7
及びR8により抵抗分圧されてトランジスタQ6の
ベースに印加され、トランジスタQ6のベース電
位がそのエミツタ電位よりも閾値よりも低レベル
となるため、トランジスタQ6がオンとなる。こ
れにより、トランジスタQ1〜Q4の各ベースには
トランジスタQ6のコレクタよりハイレベルの電
圧が印加されるため、トランジスタQ1〜Q4も
夫々オンとなる。
端子２６の入力モード信号がローレベルとなりト
ランジスタQ5をオンとするため、トランジスタ
Q5のコレクタが直流電源電圧Vccとの間で低イン
ピーダンスとなり、直流電源電圧Vccはトランジ
スタQ5のエミツタ、コレクタを介してトランジ
スタQ6のエミツタに印加されると共に、抵抗R7
及びR8により抵抗分圧されてトランジスタQ6の
ベースに印加され、トランジスタQ6のベース電
位がそのエミツタ電位よりも閾値よりも低レベル
となるため、トランジスタQ6がオンとなる。こ
れにより、トランジスタQ1〜Q4の各ベースには
トランジスタQ6のコレクタよりハイレベルの電
圧が印加されるため、トランジスタQ1〜Q4も
夫々オンとなる。
次に本発明回路の第２実施例につき第３図及び
第４図と共に説明する。第３図中、第１図と同一
構成部分には同一符号を付し、その説明を省略す
る。第３図において、第３のスイツチ回路３０は
ベースが共通接続されて抵抗R19を介して接地さ
れた５個のPNPトランジスタQ7〜Q11と、トラン
ジスタQ7〜Q11の各エミツタとトランジスタQ5の
コレクタとの間に接続された抵抗R14〜R18と、
トランジスタQ5のコレクタと接地間に接続され
た抵抗R13とよりなる。トランジスタQ7のコレク
タは逆流防止用兼レベルシフト用の６個のダイオ
ードD5〜D10を直列に介してトランジスタQ1のベ
ースに接続されている。トランジスタQ8〜Q10の
各コレクタは逆流防止用ダイオードD2〜D4の各
アノードに接続されている。更にトランジスタ
Q11のコレクタはそのベースに接続されている。
第４図と共に説明する。第３図中、第１図と同一
構成部分には同一符号を付し、その説明を省略す
る。第３図において、第３のスイツチ回路３０は
ベースが共通接続されて抵抗R19を介して接地さ
れた５個のPNPトランジスタQ7〜Q11と、トラン
ジスタQ7〜Q11の各エミツタとトランジスタQ5の
コレクタとの間に接続された抵抗R14〜R18と、
トランジスタQ5のコレクタと接地間に接続され
た抵抗R13とよりなる。トランジスタQ7のコレク
タは逆流防止用兼レベルシフト用の６個のダイオ
ードD5〜D10を直列に介してトランジスタQ1のベ
ースに接続されている。トランジスタQ8〜Q10の
各コレクタは逆流防止用ダイオードD2〜D4の各
アノードに接続されている。更にトランジスタ
Q11のコレクタはそのベースに接続されている。
記録モード時にはトランジスタQ5がオフとな
るから（第２のスイツチ回路２７の出力端が高イ
ンピーダンスとなるから）、トランジスタQ7〜
Q11のベース電位及びエミツタ電位は夫々アース
レベルとなるので、トランジスタQ7〜Q11はすべ
てオフとなる。従つて、トランジスタQ1〜Q4も
夫々オフとなる。従つて、記録モード時に第４図
Ａにａで示す40VP-Pのバイアス電圧がトランジ
スタQ1のコレクタに印加されることによつて、
オフ状態のトランジスタQ1のベースに取り出さ
れる第４図Ａにｅで示す如き負電圧は、６個のダ
イオードD5〜D10により約3.6V（＝0.6V×６）程
度正方向にレベルシフトされて第４図Ｂにｋで示
す如き負電圧とされてトランジスタQ7のコレク
タに印加される。
るから（第２のスイツチ回路２７の出力端が高イ
ンピーダンスとなるから）、トランジスタQ7〜
Q11のベース電位及びエミツタ電位は夫々アース
レベルとなるので、トランジスタQ7〜Q11はすべ
てオフとなる。従つて、トランジスタQ1〜Q4も
夫々オフとなる。従つて、記録モード時に第４図
Ａにａで示す40VP-Pのバイアス電圧がトランジ
スタQ1のコレクタに印加されることによつて、
オフ状態のトランジスタQ1のベースに取り出さ
れる第４図Ａにｅで示す如き負電圧は、６個のダ
イオードD5〜D10により約3.6V（＝0.6V×６）程
度正方向にレベルシフトされて第４図Ｂにｋで示
す如き負電圧とされてトランジスタQ7のコレク
タに印加される。
これにより、トランジスタQ7のコレクタ・エ
ミツタ間電圧VCE7は第４図Ｂに示す如く約−
16.4VP-P程度となり、20V程度の耐圧の低いトラ
ンジスタをQ7として使用できる。また、トラン
ジスタQ5のコレクタ・エミツタ間電圧VCE5は第
４図ＢにVCE5で示す如くになる。ここで、トラン
ジスタQ7〜Q11のうち最も耐圧が問題となるの
は、トランジスタQ7であるため、本実施例では
６個のダイオードD5〜D10を直列接続して１個の
ダイオードの順方向降下電圧の６倍の電圧分正方
向へレベルシフトしている。これにより、トラン
ジスタQ7の耐圧を、より小とすることができる。
従つて、トランジスタQ7のコレクタとトランジ
スタQ1のベースとの間に接続されるレベルシフ
ト用兼逆流防止用のダイオードの個数が多いほど
トランジスタQ7の耐圧を低くすることができる
が、あまり多くすると、再生モード時にトランジ
スタQ7の出力コレクタ電流によつてトランジス
タQ1がオンしなくなつてしまう。従つて、上記
ダイオードの数（レベルシフト量）はトランジス
タQ1〜Q4を再生モード時にオンさせるときに、
トランジスタQ1〜Q4をオンさせるためのベース
電流を十分流せる程度の個数（レベルシフト量）
に選定される。
ミツタ間電圧VCE7は第４図Ｂに示す如く約−
16.4VP-P程度となり、20V程度の耐圧の低いトラ
ンジスタをQ7として使用できる。また、トラン
ジスタQ5のコレクタ・エミツタ間電圧VCE5は第
４図ＢにVCE5で示す如くになる。ここで、トラン
ジスタQ7〜Q11のうち最も耐圧が問題となるの
は、トランジスタQ7であるため、本実施例では
６個のダイオードD5〜D10を直列接続して１個の
ダイオードの順方向降下電圧の６倍の電圧分正方
向へレベルシフトしている。これにより、トラン
ジスタQ7の耐圧を、より小とすることができる。
従つて、トランジスタQ7のコレクタとトランジ
スタQ1のベースとの間に接続されるレベルシフ
ト用兼逆流防止用のダイオードの個数が多いほど
トランジスタQ7の耐圧を低くすることができる
が、あまり多くすると、再生モード時にトランジ
スタQ7の出力コレクタ電流によつてトランジス
タQ1がオンしなくなつてしまう。従つて、上記
ダイオードの数（レベルシフト量）はトランジス
タQ1〜Q4を再生モード時にオンさせるときに、
トランジスタQ1〜Q4をオンさせるためのベース
電流を十分流せる程度の個数（レベルシフト量）
に選定される。
なお、第４図Ａは第２図Ａと同一であり、第４
図ＢのVCE5は第２図ＢのVCE5と同一である。
図ＢのVCE5は第２図ＢのVCE5と同一である。
なお、第１のスイツチ回路２５は第５図に示し
たスイツチ回路８を使用することもできる。
たスイツチ回路８を使用することもできる。
発明の効果
上述の如く、本発明によれば、記録モード時に
高インピーダンスとなつてバイアス電圧と記録信
号を記録再生ヘツドの一端に供給する第１のスイ
ツチ回路の制御端子に現われる信号レベルと、直
流電源電圧との差のレベルを、第２及び第３のス
イツチ回路により分割しているから、例えば20V
程度の低耐圧のスイツチング素子を用いて構成す
ることができ、よつてプリアンプ等信号処理回路
を含めてIC化する場合に好適な回路構成である
等の特長を有するものである。
高インピーダンスとなつてバイアス電圧と記録信
号を記録再生ヘツドの一端に供給する第１のスイ
ツチ回路の制御端子に現われる信号レベルと、直
流電源電圧との差のレベルを、第２及び第３のス
イツチ回路により分割しているから、例えば20V
程度の低耐圧のスイツチング素子を用いて構成す
ることができ、よつてプリアンプ等信号処理回路
を含めてIC化する場合に好適な回路構成である
等の特長を有するものである。
第１図及び第３図は夫々本発明回路の各実施例
を示す回路図、第２図及び第４図は夫々第１図及
び第３図図示回路の動作説明用信号波形図、第５
図は従来回路の一例を示す回路図、第６図は第５
図図示回路の動作説明用信号波形図である。 １……記録再生ヘツド、２……バイアス電圧入
力端子、５……記録信号入力端子、８，１１……
スイツチング回路、１３，１８，２６……モード
信号入力端子、２１……プリアンプ、２２……再
生信号出力端子、２５……第１のスイツチ回路、
２７……第２のスイツチ回路、２８，３０……第
３のスイツチ回路、X1，X2，X4，Q1〜Q4……
NPNトランジスタ、X3，Q5〜Q11……PNPトラ
ンジスタ、R1〜R19……抵抗、D1〜D4……逆流防
止用ダイオード、D5〜D10……逆流防止用兼レベ
ルシフト用ダイオード。
を示す回路図、第２図及び第４図は夫々第１図及
び第３図図示回路の動作説明用信号波形図、第５
図は従来回路の一例を示す回路図、第６図は第５
図図示回路の動作説明用信号波形図である。 １……記録再生ヘツド、２……バイアス電圧入
力端子、５……記録信号入力端子、８，１１……
スイツチング回路、１３，１８，２６……モード
信号入力端子、２１……プリアンプ、２２……再
生信号出力端子、２５……第１のスイツチ回路、
２７……第２のスイツチ回路、２８，３０……第
３のスイツチ回路、X1，X2，X4，Q1〜Q4……
NPNトランジスタ、X3，Q5〜Q11……PNPトラ
ンジスタ、R1〜R19……抵抗、D1〜D4……逆流防
止用ダイオード、D5〜D10……逆流防止用兼レベ
ルシフト用ダイオード。
Claims (1)
- 【特許請求の範囲】 １ 記録再生ヘツドの一端にその出力端が接続さ
れており、記録モード時はバイアス電圧及び記録
信号を該記録再生ヘツドの一端に供給するべくそ
の制御端子の入力信号により高インピーダンスと
なり、再生モード時は該記録再生ヘツドの一端を
略信号アースレベルとするべく低インピーダンス
となる第１のスイツチ回路と、直流電源電圧と記
録再生モード信号とが夫々供給され該モード信号
により記録モード時にはその出力端が高インピー
ダンスとなり、再生モード時には該出力端が該直
流電源電圧との間で低インピーダンスとなる第２
のスイツチ回路と、該第２のスイツチ回路の出力
端にその入力端子が接続され、該入力端子がイン
ピーダンス素子を介して接地されており、更にそ
の出力端が該第１のスイツチ回路の制御端子に接
続されており、該第２のスイツチ回路の出力端が
高インピーダンスであるとき、その入力端子の入
力信号レベルによつてその出力端を高インピーダ
ンスとして該第１のスイツチ回路を高インピーダ
ンス状態に制御し、該第２のスイツチ回路の出力
端が該直流電源電圧との間で低インピーダンスで
あるとき、その入力端子の入力信号レベルによつ
てその出力端を低インピーダンスとして該第１の
スイツチ回路を低インピーダンス状態に制御する
その入力端子の入力信号レベルによつて制御され
る形式の第３のスイツチ回路とよりなることを特
徴とするヘツド切換回路。 ２ 該第１のスイツチ回路は、該記録再生ヘツド
の該一端と接地との間に直列に接続された複数個
の抵抗と、該複数個の抵抗の各々に対応して設け
られており、各抵抗の両端にコレクタ、エミツタ
が接続された全部で複数個のスイツチングトラン
ジスタとよりなり、その制御端子は該複数個のス
イツチングトランジスタのベースであることを特
徴とする特許請求の範囲第１項記載のヘツド切換
回路。 ３ 該複数個のスイツチングトランジスタのうち
コレクタが該記録再生ヘツドの一端に接続されて
いる−のスイツチングトランジスタのベースと該
第３のスイツチ回路の出力端との間に、該一のス
イツチングトランジスタを再生モード時にオンさ
せるときにオンさせるに十分なベース電流を流せ
る程度の個数だけレベルシフト用ダイオードが接
続されていることを特徴とする特許請求の範囲第
２項記載のヘツド切換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263619A JPS61142507A (ja) | 1984-12-13 | 1984-12-13 | ヘツド切換回路 |
| KR1019850008093A KR900003597B1 (ko) | 1984-12-13 | 1985-10-31 | 헤드 절환 회로 |
| US06/803,350 US4700242A (en) | 1984-12-13 | 1985-12-02 | Magnetic head switching circuit for magnetic recording and reproducing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263619A JPS61142507A (ja) | 1984-12-13 | 1984-12-13 | ヘツド切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61142507A JPS61142507A (ja) | 1986-06-30 |
| JPH048841B2 true JPH048841B2 (ja) | 1992-02-18 |
Family
ID=17392050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59263619A Granted JPS61142507A (ja) | 1984-12-13 | 1984-12-13 | ヘツド切換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4700242A (ja) |
| JP (1) | JPS61142507A (ja) |
| KR (1) | KR900003597B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5254895A (en) * | 1990-08-06 | 1993-10-19 | Canon Denshi Kabushiki Kaisha | Motor for disc drive |
| US6111708A (en) * | 1996-12-11 | 2000-08-29 | Tecmar Technologies, Inc. | Apparatus and method for detecting read/write gap failure and switching to an alternative read/write gap |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3959817A (en) * | 1973-11-15 | 1976-05-25 | Victor Company Of Japan, Limited | Switching circuit for connecting a magnetic head in a magnetic recording and reproducing apparatus |
| US4266254A (en) * | 1977-06-06 | 1981-05-05 | National Semiconductor Corp. | Integrated circuit for recording and playback of such recording |
| JPS59163917A (ja) * | 1983-03-08 | 1984-09-17 | Toshiba Corp | スイツチング回路 |
-
1984
- 1984-12-13 JP JP59263619A patent/JPS61142507A/ja active Granted
-
1985
- 1985-10-31 KR KR1019850008093A patent/KR900003597B1/ko not_active IP Right Cessation
- 1985-12-02 US US06/803,350 patent/US4700242A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR860005333A (ko) | 1986-07-21 |
| US4700242A (en) | 1987-10-13 |
| JPS61142507A (ja) | 1986-06-30 |
| KR900003597B1 (ko) | 1990-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4631419A (en) | Transistor switch and driver circuit | |
| US4249219A (en) | Current drive circuit for an induction coil | |
| US4258282A (en) | Device for the generation of a control voltage across a piezo-electric positioning element | |
| JPH048841B2 (ja) | ||
| US6268756B1 (en) | Fast high side switch for hard disk drive preamplifiers | |
| JPH035688B2 (ja) | ||
| US4868691A (en) | Recording or reproducing apparatus | |
| US20020105747A1 (en) | Magnetic record writing circuit | |
| US4647988A (en) | Magnetic write circuit | |
| JP2834739B2 (ja) | 双方向スイッチング回路 | |
| JPS6020169Y2 (ja) | 記録再生兼用ヘツドの切換回路 | |
| JP2636251B2 (ja) | 差動スイッチ型のドライブ回路 | |
| GB2172459A (en) | High performance analog gate/absolute value circuit | |
| JPH0896308A (ja) | 磁気ヘッド駆動回路 | |
| JPH0570202B2 (ja) | ||
| JPH079488Y2 (ja) | ヘッド切替装置 | |
| US6411455B1 (en) | Head amplifier circuit | |
| JPH0261815B2 (ja) | ||
| JPS6131372Y2 (ja) | ||
| JPH07118045B2 (ja) | 電圧昇圧回路 | |
| JPS59141830A (ja) | 選択駆動回路 | |
| JPH05266405A (ja) | 磁気ヘッドのライト駆動回路 | |
| JPS6215871Y2 (ja) | ||
| JPS6035715B2 (ja) | 記録装置 | |
| JPH0359804A (ja) | 電流駆動回路及びこれを用いた磁気デイスク装置 |