JPH0359804A - 電流駆動回路及びこれを用いた磁気デイスク装置 - Google Patents
電流駆動回路及びこれを用いた磁気デイスク装置Info
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- JPH0359804A JPH0359804A JP19410689A JP19410689A JPH0359804A JP H0359804 A JPH0359804 A JP H0359804A JP 19410689 A JP19410689 A JP 19410689A JP 19410689 A JP19410689 A JP 19410689A JP H0359804 A JPH0359804 A JP H0359804A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は磁気記録装置の電流駆動回路に係り、特に記録
ヘッドにパルス状電流を供給するトランジスタのＧＥ耐
圧保護に好適な保護方式を用いで電流駆動回路に関する
。
ヘッドにパルス状電流を供給するトランジスタのＧＥ耐
圧保護に好適な保護方式を用いで電流駆動回路に関する
。
従来、第１２図に示すような電流駆動回路には文献（電
子回路基礎講座−４−、パルスとデジタル回路、ｐ１０
４）に記載のような並列ダイオードクランパＣＬＰがト
ランジスタのＧＥ耐圧保護用に多く用いられている。記
録ヘッドＬの端子電圧Ｖｔ、は入力ＷＧがＬレベルにな
り、パルス電流ＩＰの切れる瞬間に上昇し、定電圧源の
電位Ｖを超えようとする。この時クランパＣｔ、ｐはダ
イオードＤがオンしてフライバック電圧による電流Ｉｖ
が定電圧源■に流れヘッドの端子電圧ｖしの上昇を吸収
するように動作する。しかしこのクランパＣｔ、ｐの定
電圧源ＶをモノリシックＩＣ回路内に構成しようとする
と、第１３［に示すように高速動作が難しい横型ＰＮＰ
トランジスタＱｐが必要となり、ＮＰＮトランジスタ
との複合トランジスタ構成を採用しても数ｎｓオーダー
の動作は極めて困難であった。このため、パルス電流Ｉ
ｐがオフする時点で生じるフライバック電圧をクランパ
Ｃｔ、ｐが吸収し切れずに、トランジスタＱのコレクタ
電位Ｖｅｃ （＝Ｖｔ、 ）はインパルス状に上昇し、
ＣＦ耐圧を超えてトランジスタＱが破壊する可能性があ
った。
子回路基礎講座−４−、パルスとデジタル回路、ｐ１０
４）に記載のような並列ダイオードクランパＣＬＰがト
ランジスタのＧＥ耐圧保護用に多く用いられている。記
録ヘッドＬの端子電圧Ｖｔ、は入力ＷＧがＬレベルにな
り、パルス電流ＩＰの切れる瞬間に上昇し、定電圧源の
電位Ｖを超えようとする。この時クランパＣｔ、ｐはダ
イオードＤがオンしてフライバック電圧による電流Ｉｖ
が定電圧源■に流れヘッドの端子電圧ｖしの上昇を吸収
するように動作する。しかしこのクランパＣｔ、ｐの定
電圧源ＶをモノリシックＩＣ回路内に構成しようとする
と、第１３［に示すように高速動作が難しい横型ＰＮＰ
トランジスタＱｐが必要となり、ＮＰＮトランジスタ
との複合トランジスタ構成を採用しても数ｎｓオーダー
の動作は極めて困難であった。このため、パルス電流Ｉ
ｐがオフする時点で生じるフライバック電圧をクランパ
Ｃｔ、ｐが吸収し切れずに、トランジスタＱのコレクタ
電位Ｖｅｃ （＝Ｖｔ、 ）はインパルス状に上昇し、
ＣＦ耐圧を超えてトランジスタＱが破壊する可能性があ
った。
尚１間文献のＰ７３に記載の第１４図に示すように記録
ヘッドＬの両端子にダイオードＤを接続してフライバッ
ク電圧を吸収する方法もあるが、モノリシックＩＣの回
路に内蔵する場合はダイオードＤの逆方向耐圧ＢＶＥＢ
Ｏが小さいために、ダイオードＤを複数個直列接続する
必要がある。従って、電流駆動用トランジスタＱの出力
端子ＶＱＣの上限の電圧は、ダイオードＤの直列接続個
数をｎとすると、電源電圧ＶｃｃよりｎＶｏだけ高くな
り、ＣＥ耐圧を超えてトランジスタが破壊する可能性が
あった。又、特開昭６２−２６６７０６の記＠電流駆動
回路で、第１５図に示すようなＷＧがＨレベルでパルス
状の交番電流Ｉｆを供給する回路を示したが、ヘッドＬ
のフライバック電圧によるヘッド端子電圧Ｖｅｃｚｔ
Ｖｅｃｘの上昇に対する回路の保護については検討して
いなかった。
ヘッドＬの両端子にダイオードＤを接続してフライバッ
ク電圧を吸収する方法もあるが、モノリシックＩＣの回
路に内蔵する場合はダイオードＤの逆方向耐圧ＢＶＥＢ
Ｏが小さいために、ダイオードＤを複数個直列接続する
必要がある。従って、電流駆動用トランジスタＱの出力
端子ＶＱＣの上限の電圧は、ダイオードＤの直列接続個
数をｎとすると、電源電圧ＶｃｃよりｎＶｏだけ高くな
り、ＣＥ耐圧を超えてトランジスタが破壊する可能性が
あった。又、特開昭６２−２６６７０６の記＠電流駆動
回路で、第１５図に示すようなＷＧがＨレベルでパルス
状の交番電流Ｉｆを供給する回路を示したが、ヘッドＬ
のフライバック電圧によるヘッド端子電圧Ｖｅｃｚｔ
Ｖｅｃｘの上昇に対する回路の保護については検討して
いなかった。
上記従来技術は定電圧源■が理想的な特性を有している
場合には有効であるが、モノリシックＩＣ内に構成する
場合などのＩＣの内部素子の高速動作が望めない場合に
ついては配慮がされておらず、この場合コレクタ電位の
瞬間的な上昇は避けられず、電流駆動用のトランジスタ
を破壊するという問題があった。
場合には有効であるが、モノリシックＩＣ内に構成する
場合などのＩＣの内部素子の高速動作が望めない場合に
ついては配慮がされておらず、この場合コレクタ電位の
瞬間的な上昇は避けられず、電流駆動用のトランジスタ
を破壊するという問題があった。
本発明の目的は、こういったコレクタ電位の瞬間的な上
昇に対してもトランジスタの破壊を防止し、信頼性の高
いＩＣ化に適した電流駆動回路を提供することにある。
昇に対してもトランジスタの破壊を防止し、信頼性の高
いＩＣ化に適した電流駆動回路を提供することにある。
（８題を解決するための手段〕
上記目的は、第１図の構成に示すように、ヘッドＬにコ
レクタ端子を接続したトランジスタＱのコレクタ電位Ｖ
ｅｃを検出する手段と、この出力に接続したフローティ
ングの定電圧発生手段と、さらにこの出力でベース電位
Ｖ＋ａａを制御する手段とを設けることにより遠戚され
る。
レクタ端子を接続したトランジスタＱのコレクタ電位Ｖ
ｅｃを検出する手段と、この出力に接続したフローティ
ングの定電圧発生手段と、さらにこの出力でベース電位
Ｖ＋ａａを制御する手段とを設けることにより遠戚され
る。
電流を駆動するトランジスタＱのコレクタ電位Ｖｅｃは
、パルス電流Ｉｐの切断時に急激に上昇してトランジス
タＱのＧＥ耐圧以上になろうとする。
、パルス電流Ｉｐの切断時に急激に上昇してトランジス
タＱのＧＥ耐圧以上になろうとする。
このとき、コレクタ電位ＶＱｃをコレクタ電位検出手段
で検出し、Ｖｅｃの上昇が定電圧発生手段の電圧を超え
た時、この上昇にあわせてベース電位制御手段でＶｅａ
を上昇させる。これによって、トランジスタのコレクタ
とエミッタ間電位Ｖｃｇが一定値以下に保たれ、ＣＥ耐
圧を超えないようにすることができる。
で検出し、Ｖｅｃの上昇が定電圧発生手段の電圧を超え
た時、この上昇にあわせてベース電位制御手段でＶｅａ
を上昇させる。これによって、トランジスタのコレクタ
とエミッタ間電位Ｖｃｇが一定値以下に保たれ、ＣＥ耐
圧を超えないようにすることができる。
以下、本発明の第一の実施例を第２図により説明する。
エミッタ端子を互いに接続した一対のトランジスタＱｚ
、Ｑｚのコレクタ端子Ｖｅｃｚ、 ＶＱｃｚには、そ
れぞれ記録ヘッドＬｘ ＊ Ｌｘが接続され、ヘッドＬ
ｉ 、Ｌｚのもう一方の端子は定電圧電源Ｖｚに接続さ
れている。このトランジスタＱｔ、にｌｚの共通エミッ
タ端子Ｖにパルス電流源Ｉｓがパルス状の電流ＩＰを供
給し、更にトランジスタＱｌ。
、Ｑｚのコレクタ端子Ｖｅｃｚ、 ＶＱｃｚには、そ
れぞれ記録ヘッドＬｘ ＊ Ｌｘが接続され、ヘッドＬ
ｉ 、Ｌｚのもう一方の端子は定電圧電源Ｖｚに接続さ
れている。このトランジスタＱｔ、にｌｚの共通エミッ
タ端子Ｖにパルス電流源Ｉｓがパルス状の電流ＩＰを供
給し、更にトランジスタＱｌ。
Ｑｚのベース端子の電位ＶＱＢＩ、 Ｖｏａｚを制御す
ることによってパルス電流Ｉｐの方向を決める構成であ
る。この回路にＱｌの保護回路として、トランジスタＱ
１のコレクタ端子とベース端子間に、アノード端子をト
ランジスタＱ１のコレクタに接続したダイオードＤ１と
カソード端子に十極性側を接続したブローティングの定
電圧源Ｖｚの直列回路を設ける。更に、トランジスタＱ
ｚのベース端子を抵抗Ｒ１を介してトランジスタＱｚの
ベース電位ＶＱＢＩより低い電位の定電圧源ＶＺに接続
し、ダイオードＤａのカソード端子を接続する。
ることによってパルス電流Ｉｐの方向を決める構成であ
る。この回路にＱｌの保護回路として、トランジスタＱ
１のコレクタ端子とベース端子間に、アノード端子をト
ランジスタＱ１のコレクタに接続したダイオードＤ１と
カソード端子に十極性側を接続したブローティングの定
電圧源Ｖｚの直列回路を設ける。更に、トランジスタＱ
ｚのベース端子を抵抗Ｒ１を介してトランジスタＱｚの
ベース電位ＶＱＢＩより低い電位の定電圧源ＶＺに接続
し、ダイオードＤａのカソード端子を接続する。
ダイオードＯＸのアノード端子ＷＤｔを介してトランジ
スタＱｌのベース電位ＶＱＢＩを制御する構成である。
スタＱｌのベース電位ＶＱＢＩを制御する構成である。
トランジスタＱ２の保護回路についてもＱｉと同様にＤ
ａ、Ｄａ、ＶａｐＲｚを用イテＷ Ｄ ｚを介してベー
ス電位ｖＱＢ！を制御する構成である。
ａ、Ｄａ、ＶａｐＲｚを用イテＷ Ｄ ｚを介してベー
ス電位ｖＱＢ！を制御する構成である。
第３図に第２図の構成がどのように動作するかを説明す
るタイムチャートを示す。
るタイムチャートを示す。
Ｑｌの保護動作について説明する。ヘッドＬＸにパルス
電流を供給するモードの時間はＴｘとＴｚの間であり、
この間ＷＤ１はＨレベル、Ｗ Ｄ ｚはＬレベルにある
。この状態でパルス電流源ＩＳがパルス電流Ｉｐを供給
すると、電流ＩｐはトランジスタＱｓ を介してヘッド
Ｌｉに流れる。トランジスタＱ１のコレクタ電位ＶＱＣ
１はヘッドＬｘのフライバック電圧によって下側のクラ
ンプ電圧Ｖａｔ、まで低下し、電流値がＩｐに達した時
点でＶＲＬＩの電圧降下に落ち着く、この時、クランプ
電流を供給する定電圧源ｖｃＬは電流を流出するタイプ
であり、第４図に示すように例えばＮＰＮトランジスタ
Ｑ ＣＬ ＃ Ｄ ａｔ、 、 Ｒａｔ、工〜ＲａＬａ
を用いた構成で高速応答が可能な回路を実現できる１次
にパルス電流Ｉｐが切れる時点での端子電圧を考える。
電流を供給するモードの時間はＴｘとＴｚの間であり、
この間ＷＤ１はＨレベル、Ｗ Ｄ ｚはＬレベルにある
。この状態でパルス電流源ＩＳがパルス電流Ｉｐを供給
すると、電流ＩｐはトランジスタＱｓ を介してヘッド
Ｌｉに流れる。トランジスタＱ１のコレクタ電位ＶＱＣ
１はヘッドＬｘのフライバック電圧によって下側のクラ
ンプ電圧Ｖａｔ、まで低下し、電流値がＩｐに達した時
点でＶＲＬＩの電圧降下に落ち着く、この時、クランプ
電流を供給する定電圧源ｖｃＬは電流を流出するタイプ
であり、第４図に示すように例えばＮＰＮトランジスタ
Ｑ ＣＬ ＃ Ｄ ａｔ、 、 Ｒａｔ、工〜ＲａＬａ
を用いた構成で高速応答が可能な回路を実現できる１次
にパルス電流Ｉｐが切れる時点での端子電圧を考える。
問題となるのは、このタイミングである。この時Ｑｌの
コレクタ電位ＶＱＣＩは、電源電圧ＶｃｃよりＶＲＬＩ
だけ高くなり、トランジスタのＧＥ耐圧を超えようとす
る。この値は従来例で示したクランパを適用することに
より低減可能ではあるが、前述の理由で瞬間的な電位の
上昇は避けられない。
コレクタ電位ＶＱＣＩは、電源電圧ＶｃｃよりＶＲＬＩ
だけ高くなり、トランジスタのＧＥ耐圧を超えようとす
る。この値は従来例で示したクランパを適用することに
より低減可能ではあるが、前述の理由で瞬間的な電位の
上昇は避けられない。
保護回路のダイオードＤｎはコレクタ電位ＶｅｃｔがＶ
ｒより高くなった時でオンし、定電圧源ｖ１を介してト
ランジスタＱ１のベース電位ＶＱＢ１の電位を上昇させ
る。トランジスタＱｚ、Ｑｚのエミッタ電位ＶｅｇはＶ
ＱＢＩの上昇に順じて変化するので、定電圧源Ｖｘ、Ｖ
ｚの値を適切に設定（ＧＥ耐圧−２ＶａＥｌｉ１度）し
ておけばパルス電流のオフ時にＧＥ耐圧を超えることは
なくなる。尚、Ｑｚの保護動作（ＷＤｚがＨレベル時）
についてはＱｌの場合と同様であるので省略する。
ｒより高くなった時でオンし、定電圧源ｖ１を介してト
ランジスタＱ１のベース電位ＶＱＢ１の電位を上昇させ
る。トランジスタＱｚ、Ｑｚのエミッタ電位ＶｅｇはＶ
ＱＢＩの上昇に順じて変化するので、定電圧源Ｖｘ、Ｖ
ｚの値を適切に設定（ＧＥ耐圧−２ＶａＥｌｉ１度）し
ておけばパルス電流のオフ時にＧＥ耐圧を超えることは
なくなる。尚、Ｑｚの保護動作（ＷＤｚがＨレベル時）
についてはＱｌの場合と同様であるので省略する。
本実施例によれば、センチ−タップ付きの記録ヘッドを
駆動する電流駆動回路が電流スイッチング素子を破壊す
ることなく実現できる。
駆動する電流駆動回路が電流スイッチング素子を破壊す
ることなく実現できる。
本発明の第二の実施例を第５図により説明する。
エミッタ端子を互いに接続した一対のトランジスタＱｚ
、Ｑｚのコレクタ端子Ｖｅｃ１＊ Ｖｅａａ間には、
２端子の記録ヘッドＬが接続され、更にこの２端子には
、コレクタ端子を互いに接続した一対のトランジスタＱ
ｓ 、Ｑａが接続される。Ｑ８゜Ｑ４の共通コレクタ端
子は電源Ｖｃｃに接続され、Ｗ Ｄ ｚがＨレベルでＱ
δのベース端子ＶｅｓｓはＨレベルに、ＷＤｌがＨレベ
ルでＱ４のベース端子ＶＱＢ＆はＨレベルにそれぞれ駆
動される＠ ＶＱＢｇ ＃Ｖａｎ番のどちらかがＬレベ
ルであり、Ｌレベルにはトランジスタをオフするように
する。このトランジスタＱｔ 、Ｑｘの共通エミッタ端
子にパルス電流源Ｉｓがパルス状の電流Ｉｐを供給し、
更にトランジスタＱｚ、Ｑｚ、Ｑａ、Ｑａのベース端子
ノ電位ＶＱＩＩＩ 、 Ｖｑｅｗ 、 ＶＱＢｇ ＊
Ｖｅａａを制御することによってパルス電流Ｉｐのヘッ
ドに流れる方向を決める構成である。この回路にＱｌの
保護回路として、トランジスタＱｌのコレクタ端子とベ
ース端子間に、アノード端子をトランジスタＱｚのコレ
クタに接続したダイオードＤｔとカソード端子に中極性
側を接続したブローティングの定電圧源Ｖｌの直列回路
を設ける。更に、トランジスタＱ１のベース端子を抵抗
Ｒ１を介してトランジスタＱ１のベース電位Ｖｅｓ！よ
り低い電位の定電圧源Ｖｘに接続し、ダイオードＤｘの
カソード端子を接続する。ダイオードＤｚのアノード端
子ＷＤｘを介してトランジスタＱｔのベース電位Ｖａａ
ｔを制御する構成である。トランジスタＱ２の保護回路
についても同様にＤａ ｙ Ｄａ 、 Ｖｓ 。
、Ｑｚのコレクタ端子Ｖｅｃ１＊ Ｖｅａａ間には、
２端子の記録ヘッドＬが接続され、更にこの２端子には
、コレクタ端子を互いに接続した一対のトランジスタＱ
ｓ 、Ｑａが接続される。Ｑ８゜Ｑ４の共通コレクタ端
子は電源Ｖｃｃに接続され、Ｗ Ｄ ｚがＨレベルでＱ
δのベース端子ＶｅｓｓはＨレベルに、ＷＤｌがＨレベ
ルでＱ４のベース端子ＶＱＢ＆はＨレベルにそれぞれ駆
動される＠ ＶＱＢｇ ＃Ｖａｎ番のどちらかがＬレベ
ルであり、Ｌレベルにはトランジスタをオフするように
する。このトランジスタＱｔ 、Ｑｘの共通エミッタ端
子にパルス電流源Ｉｓがパルス状の電流Ｉｐを供給し、
更にトランジスタＱｚ、Ｑｚ、Ｑａ、Ｑａのベース端子
ノ電位ＶＱＩＩＩ 、 Ｖｑｅｗ 、 ＶＱＢｇ ＊
Ｖｅａａを制御することによってパルス電流Ｉｐのヘッ
ドに流れる方向を決める構成である。この回路にＱｌの
保護回路として、トランジスタＱｌのコレクタ端子とベ
ース端子間に、アノード端子をトランジスタＱｚのコレ
クタに接続したダイオードＤｔとカソード端子に中極性
側を接続したブローティングの定電圧源Ｖｌの直列回路
を設ける。更に、トランジスタＱ１のベース端子を抵抗
Ｒ１を介してトランジスタＱ１のベース電位Ｖｅｓ！よ
り低い電位の定電圧源Ｖｘに接続し、ダイオードＤｘの
カソード端子を接続する。ダイオードＤｚのアノード端
子ＷＤｘを介してトランジスタＱｔのベース電位Ｖａａ
ｔを制御する構成である。トランジスタＱ２の保護回路
についても同様にＤａ ｙ Ｄａ 、 Ｖｓ 。
Ｒｚを用いてＷＤｚを介してベース電位Ｖｅｓｔを制御
する構成である。
する構成である。
第６図に第５図の構成がどのように動作するかを説明す
るタイムチャートを示す。
るタイムチャートを示す。
Ｑｌの保護動作について説明する。ヘッドＬの正方向に
パルス電流を供給するモードの時間はＴ１とＴｚの間で
あり、この間ＷＤ１はＨレベル、ＷＤｚはＬレベルにあ
る。この状態でパルス電流源工ｓがパルス電流ＩＰを供
給すると、電流ＩｐはトランジスタＱ１を介してヘッド
Ｌに流れ、更にＱ番に流れる。トランジスタＱｌのコレ
クタ電位ＶｅａｌヘッドＬのフライバック電圧によって
下側のクランプ電圧Ｖａｔ、まで低下し、電流値がＩｐ
に達した時点でＶｔｔｔ、の電圧降下に落ち着く。
パルス電流を供給するモードの時間はＴ１とＴｚの間で
あり、この間ＷＤ１はＨレベル、ＷＤｚはＬレベルにあ
る。この状態でパルス電流源工ｓがパルス電流ＩＰを供
給すると、電流ＩｐはトランジスタＱ１を介してヘッド
Ｌに流れ、更にＱ番に流れる。トランジスタＱｌのコレ
クタ電位ＶｅａｌヘッドＬのフライバック電圧によって
下側のクランプ電圧Ｖａｔ、まで低下し、電流値がＩｐ
に達した時点でＶｔｔｔ、の電圧降下に落ち着く。
この時、クランプ電流を供給する定電圧源ＶＣＬは電流
を流出するタイプであり、前述のようにＮＰＮトランジ
スタのみを用いた構成で高速応答が可能な回路を実現で
きる０次にパルス電流Ｉｐが切れる時点での端子電圧を
考える１問題となるのは、このタイミングである。この
時Ｑｚのコレクタ電位Ｖｅｃｘは、 Ｑａ （１）ｘミ
ッタ電位Ｖ ＱＥ４ （＝ Ｖ ｏｃｔ）よりＶＲＬだ
け高くなり、トランジスタのＧＥ耐圧を超えようとする
。この値は従来例で示したクランパを適用することによ
り低減可能であるが、前述の理由で瞬間的な電位の上昇
は避けられない。
を流出するタイプであり、前述のようにＮＰＮトランジ
スタのみを用いた構成で高速応答が可能な回路を実現で
きる０次にパルス電流Ｉｐが切れる時点での端子電圧を
考える１問題となるのは、このタイミングである。この
時Ｑｚのコレクタ電位Ｖｅｃｘは、 Ｑａ （１）ｘミ
ッタ電位Ｖ ＱＥ４ （＝ Ｖ ｏｃｔ）よりＶＲＬだ
け高くなり、トランジスタのＧＥ耐圧を超えようとする
。この値は従来例で示したクランパを適用することによ
り低減可能であるが、前述の理由で瞬間的な電位の上昇
は避けられない。
保護回路のダイオードＤ１はコレクタ電位ＶＱＣＩがＶ
Ｑｌ！４より高くなった時点でオンし、定電圧源Ｖｚ
を介してトランジスタＱ！のベース電位ＶＱＢＩの電位
を上昇させる。トランジスタＱ１ 、Ｑｚのエミッタ電
位ｖＱＥはＶＱＢＩの上昇に順じて変化するので、定電
圧源■１の値を適切に設定（ＣＥ耐圧−２ＶａＩ！程度
）しておけばパルス電流Ｉｐのオフ時にＧＥ耐圧を超え
ることはなくなる。尚、Ｑｚの保護動作（Ｗ Ｄ ｚが
Ｈレベル時）についてはＱｌの場合と同様であるので省
略する。
Ｑｌ！４より高くなった時点でオンし、定電圧源Ｖｚ
を介してトランジスタＱ！のベース電位ＶＱＢＩの電位
を上昇させる。トランジスタＱ１ 、Ｑｚのエミッタ電
位ｖＱＥはＶＱＢＩの上昇に順じて変化するので、定電
圧源■１の値を適切に設定（ＣＥ耐圧−２ＶａＩ！程度
）しておけばパルス電流Ｉｐのオフ時にＧＥ耐圧を超え
ることはなくなる。尚、Ｑｚの保護動作（Ｗ Ｄ ｚが
Ｈレベル時）についてはＱｌの場合と同様であるので省
略する。
本実施例によれば、２端子の記録ヘッドを駆動する電流
駆動回路が電流スイッチング素子を破壊することなく実
現できる。
駆動回路が電流スイッチング素子を破壊することなく実
現できる。
本発明の第三の実施例を第７図により説明する。
本実施例では、第一の実施例のＷＤの入力部のダイオー
ドの代わりにエミッタ接地型トランジスタを用いる。
ドの代わりにエミッタ接地型トランジスタを用いる。
ダイオードＤｚ 、Ｄ４の代わりにトランジスタＱａ
、Ｑｅを用い、Ｑｓ 、Ｑｅのエミッタ端子をそれぞれ
Ｑｘ ｖ Ｑｘ （Ｄベース端子Ｖｅｓ１ｙ Ｖｃａｎ
ｘｌＣ、コレクタ端子は電源Ｖｃに接続する。トランジ
スタＱｓ 、Ｑｅのベース端子にＷＤｔ、ＷＤｚを入力
する構成である。
、Ｑｅを用い、Ｑｓ 、Ｑｅのエミッタ端子をそれぞれ
Ｑｘ ｖ Ｑｘ （Ｄベース端子Ｖｅｓ１ｙ Ｖｃａｎ
ｘｌＣ、コレクタ端子は電源Ｖｃに接続する。トランジ
スタＱｓ 、Ｑｅのベース端子にＷＤｔ、ＷＤｚを入力
する構成である。
トランジスタＱｓ 、Ｑｅは、Ｗ Ｄ １ 、 Ｗ Ｄ
ｚの入力がＨレベルで常にはエミッタホロワとして動
作するが、前述のようにパルス電流ＩＰがオフした直後
には保護回路が動作し、Ｑｚ 、Ｑｚのベース端子電圧
ＶＱＢＩ、 ＶｅＢｔは急激に上昇する。この時、トラ
ンジスタＱＩＩ、Ｑａは瞬間的にオフするが、保護動作
終了後は、再度エミッタホロワとして動作する。
ｚの入力がＨレベルで常にはエミッタホロワとして動
作するが、前述のようにパルス電流ＩＰがオフした直後
には保護回路が動作し、Ｑｚ 、Ｑｚのベース端子電圧
ＶＱＢＩ、 ＶｅＢｔは急激に上昇する。この時、トラ
ンジスタＱＩＩ、Ｑａは瞬間的にオフするが、保護動作
終了後は、再度エミッタホロワとして動作する。
本実施例では、電流駆動用のトランジスタのドライブと
ダイオードの機能をトランジスタＱδ。
ダイオードの機能をトランジスタＱδ。
Ｑｅに持たせることができ、回路の簡素化が図れる。
尚、本実施例では第一の実施例の回路にトランジスタＱ
ｓ 、Ｑｅを適用したが、第二の実施例に適用しても同
様の効果が得られることは明らかである。
ｓ 、Ｑｅを適用したが、第二の実施例に適用しても同
様の効果が得られることは明らかである。
本発明の第四の実施例を第８図により説明する。
本実施例では、第一の実施例のフローティングの定電圧
源にダイオードの直列回路を用いる。
源にダイオードの直列回路を用いる。
トランジスタＱｘの保護について説明する。ここではダ
イオードＤＣＩＩ〜Ｄ ｃ ｎ ｔを直列に接続し、そ
のアノード端子をコレクタ電圧検出用ダイオードＤｌの
カソード端子に接続し、カソード端子を電流駆動用のト
ランジスタＱｚのベース端子に接続する。この回路の動
作時の電位差ｖ１は、ダイオードＤＣ１１〜Ｄｃｎｚの
それぞれのダイオードのＶＢＥをＶＤとすルト Ｖｚ＝ｎＶ。
イオードＤＣＩＩ〜Ｄ ｃ ｎ ｔを直列に接続し、そ
のアノード端子をコレクタ電圧検出用ダイオードＤｌの
カソード端子に接続し、カソード端子を電流駆動用のト
ランジスタＱｚのベース端子に接続する。この回路の動
作時の電位差ｖ１は、ダイオードＤＣ１１〜Ｄｃｎｚの
それぞれのダイオードのＶＢＥをＶＤとすルト Ｖｚ＝ｎＶ。
である。
本実施例では、コレクタ電圧検出用ダイオードＤと直列
ダイオードＤｃｓ〜Ｄｃｎとの区別なく構成でき、回路
の簡素化が図れると共に、比較的少ない検出電流で動作
が可能である。
ダイオードＤｃｓ〜Ｄｃｎとの区別なく構成でき、回路
の簡素化が図れると共に、比較的少ない検出電流で動作
が可能である。
尚、本実施例では第一の実施例の回路に適用したが、第
二及び第三の実施例に適用しても同様の効果が得られる
ことは明らかである。
二及び第三の実施例に適用しても同様の効果が得られる
ことは明らかである。
本発明の第五の実施例を第９図により説明する。
本実施例では、第一の実施例のブローティングの定電圧
源に定電圧ダイオードを用いる。トランジスタＱｔの保
護について説明する。定電圧ダイオードＩ）ｇｚのカソ
ード端子をコレクタ電圧検出用ダイオードＤ１のカソー
ド端子に接続し、アノード端子を電流駆動用のトランジ
スタＱｉのベースを介して定電圧ダイオードＤｓｃｔに
バイアス電流ＩＭＩを供給する構成である。
源に定電圧ダイオードを用いる。トランジスタＱｔの保
護について説明する。定電圧ダイオードＩ）ｇｚのカソ
ード端子をコレクタ電圧検出用ダイオードＤ１のカソー
ド端子に接続し、アノード端子を電流駆動用のトランジ
スタＱｉのベースを介して定電圧ダイオードＤｓｃｔに
バイアス電流ＩＭＩを供給する構成である。
本実施例では、定電圧ダイオードＤ３Ｃ１，Ｄｚｚの端
子間電圧Ｖｏｗを適切に選ぶことにより、変動の少ない
保護回路を構成でき、回路の高精度化が図れると共に、
ＩＣ回路外で本発明を実施する場合は構成が簡単になる
。
子間電圧Ｖｏｗを適切に選ぶことにより、変動の少ない
保護回路を構成でき、回路の高精度化が図れると共に、
ＩＣ回路外で本発明を実施する場合は構成が簡単になる
。
尚１本実施例では第一の実施例の回路に適用したが、第
二及び第三の実施例に適用しても同様の効果が得られる
ことは明らかである。
二及び第三の実施例に適用しても同様の効果が得られる
ことは明らかである。
本発明の第六の実施例を第１０図により説明する。
本実施例では、第一の実施例のフローティングの定電圧
源にトランジスタと抵抗からなる定電圧回路を用いる。
源にトランジスタと抵抗からなる定電圧回路を用いる。
本実施例の定電圧源には、トランジスタと２つの抵抗を
用いる。ここではトランジスタＱ１の保護に着目して説
明する。トランジスタＱ７のコレクタ端子をダイオード
ＤＬのカソード端子に接続すると共に、エミッタをトラ
ンジスタＱｚのベー入端子に、抵抗Ｒ３をトランジスタ
Ｑ７のベースとエミッタ端子間に、抵抗Ｒ４をトランジ
スタＱ７のベースとコレクタ端子間にそれぞれ接続した
回路を用いる。この回路の動作時の電位差Ｖ１は、トラ
ンジスタＱ７のベースとエミッタ間電圧をＶａｇ、抵抗
Ｒ８とＲ４の抵抗値をそれぞれＲ２ｍＲとすると Ｖ１＝ （ｍ＋１）ＶＢＢ である。
用いる。ここではトランジスタＱ１の保護に着目して説
明する。トランジスタＱ７のコレクタ端子をダイオード
ＤＬのカソード端子に接続すると共に、エミッタをトラ
ンジスタＱｚのベー入端子に、抵抗Ｒ３をトランジスタ
Ｑ７のベースとエミッタ端子間に、抵抗Ｒ４をトランジ
スタＱ７のベースとコレクタ端子間にそれぞれ接続した
回路を用いる。この回路の動作時の電位差Ｖ１は、トラ
ンジスタＱ７のベースとエミッタ間電圧をＶａｇ、抵抗
Ｒ８とＲ４の抵抗値をそれぞれＲ２ｍＲとすると Ｖ１＝ （ｍ＋１）ＶＢＢ である。
本実施例では、保護回路の非動作時でもコレクタ電位検
出用のダイオードＤｌ、Ｄａに抵抗Ｒａ〜Ｒａを介して
常に微小な電流が流れるので高速動作の保護回路を構成
でき、回路の高信頼化が図れる。
出用のダイオードＤｌ、Ｄａに抵抗Ｒａ〜Ｒａを介して
常に微小な電流が流れるので高速動作の保護回路を構成
でき、回路の高信頼化が図れる。
尚、本実施例では第一の実施例の回路に適用したが、第
二及び第三の実施例に適用しても同様の効果が得られる
ことは明らかである。
二及び第三の実施例に適用しても同様の効果が得られる
ことは明らかである。
本発明の第七の実施例を第１１図により説明する。
本実施例では、第六の実施例のフローティングの定電圧
源の動作をＷＤｘ、ＷＤｚで制御できるようにした定電
圧源を用いる。
源の動作をＷＤｘ、ＷＤｚで制御できるようにした定電
圧源を用いる。
トランジスタＱｘの保護に着目して説明する。
第六の実施例のフローティングの定電圧ｉｌ Ｖ ｓに
加えて、ダイオードＤ８を設け、このアノード側を抵抗
Ｒ４に、カソード側をトランジスタＱ７のコレクタ端子
間に接続すると共に、電流流出型の定電流源Ｉｗｏｚの
出力をダイオードＤＢのアノード側と抵抗Ｒ４の接続点
に接続する。この定電流源Ｉｗｏｗ をＷＤｌで制御し
、パルス電流Ｉｐを駆動するトランジスタＱｓの通電可
能状態のみに通電し、保護動作させるようにする。ここ
でダイオードＤ＋ｓは、コレクタ電圧Ｖｅｃｚ を検出
するダイオードＤ１の電流が抵抗Ｒδと抵抗Ｒ４に流れ
るのを防止し、この結果、定電流源Ｉｗｏｌが流れない
かぎりトランジスタＱ７はバイアスされないので、ブロ
ーティングの定電圧源回路は動作しないことがわかる。
加えて、ダイオードＤ８を設け、このアノード側を抵抗
Ｒ４に、カソード側をトランジスタＱ７のコレクタ端子
間に接続すると共に、電流流出型の定電流源Ｉｗｏｚの
出力をダイオードＤＢのアノード側と抵抗Ｒ４の接続点
に接続する。この定電流源Ｉｗｏｗ をＷＤｌで制御し
、パルス電流Ｉｐを駆動するトランジスタＱｓの通電可
能状態のみに通電し、保護動作させるようにする。ここ
でダイオードＤ＋ｓは、コレクタ電圧Ｖｅｃｚ を検出
するダイオードＤ１の電流が抵抗Ｒδと抵抗Ｒ４に流れ
るのを防止し、この結果、定電流源Ｉｗｏｌが流れない
かぎりトランジスタＱ７はバイアスされないので、ブロ
ーティングの定電圧源回路は動作しないことがわかる。
この回路の動作時の電位差Ｖ１は、トランジスタＱ７の
ベースとエミッタ間電圧をＶＢＥ、抵抗Ｒ８とＲ４の抵
抗値をそれぞれＲ２ｍＲとすると Ｖｔ＝ｍＶａｇ である。
ベースとエミッタ間電圧をＶＢＥ、抵抗Ｒ８とＲ４の抵
抗値をそれぞれＲ２ｍＲとすると Ｖｔ＝ｍＶａｇ である。
本実施例では、保護回路の非動作時にはフローティング
の定電圧源に電流が流れないので省電力動作の保護回路
を構成できる。
の定電圧源に電流が流れないので省電力動作の保護回路
を構成できる。
本発明の第への実施例を第１６図により説明する。
本実施例は、例えば第二の実施例に示した電流駆動回路
を用いたマルチヘッド同時記録型の磁気ディスク装置に
関する１本実施例では、第５図に示す電流駆動回路を集
積化して用いる。
を用いたマルチヘッド同時記録型の磁気ディスク装置に
関する１本実施例では、第５図に示す電流駆動回路を集
積化して用いる。
中心軸Ｓに磁性体を付着させたディスク円盤りを複数枚
取付け、これらの面上に狭いすきまを保ってキャリッジ
Ｃのアームに複数の磁気ヘッドＬ１〜Ｉｌを配置する。
取付け、これらの面上に狭いすきまを保ってキャリッジ
Ｃのアームに複数の磁気ヘッドＬ１〜Ｉｌを配置する。
ヘッドの端子は各々電流駆動回路ＷＲｉ〜イの出力端子
に接続され、電流接動回路ＷＲｉ〜イの電流方向ｉ！ｌ
ＪＩ用入力端子ＷＤｔ〜ｆｉはパルス電流生成回路ＰＣ
ＧＣと制御回路ＣＣを介る。また、パルス電流入力端子
Ｖｅ！！１〜。はパルス電流生成回路ＰＣＧＣの電流ス
イッチＱ９１〜ｎに入力され、更に電流スイッチＱｅｉ
〜、の出力で共通化されて制御回路ＣＣの電流源Ｉｓに
接続されると共に、それぞれの電流スイッチＱ ｑ １
−０のゲート信号ＷＧｚ−７が、＃御回路ＣＣに接続さ
れる構成である。
に接続され、電流接動回路ＷＲｉ〜イの電流方向ｉ！ｌ
ＪＩ用入力端子ＷＤｔ〜ｆｉはパルス電流生成回路ＰＣ
ＧＣと制御回路ＣＣを介る。また、パルス電流入力端子
Ｖｅ！！１〜。はパルス電流生成回路ＰＣＧＣの電流ス
イッチＱ９１〜ｎに入力され、更に電流スイッチＱｅｉ
〜、の出力で共通化されて制御回路ＣＣの電流源Ｉｓに
接続されると共に、それぞれの電流スイッチＱ ｑ １
−０のゲート信号ＷＧｚ−７が、＃御回路ＣＣに接続さ
れる構成である。
制御回路ＣＣは、各記録ヘッドＬ１−０に流すパルス電
流の方向を、あらかじめ記録データＷｌｌＤｉ〜、によ
って決めておき、その上でｎ個のゲート信号ＷＧ１〜、
を順次オンするようにして、パルス電流を供給するよう
に動作する。
流の方向を、あらかじめ記録データＷｌｌＤｉ〜、によ
って決めておき、その上でｎ個のゲート信号ＷＧ１〜、
を順次オンするようにして、パルス電流を供給するよう
に動作する。
本発明によれば、各ヘッドに流れる電流の時間的なずれ
は、高々１デ一タ周期であり、はぼ回路にｎ個のヘッド
を記録しているとみなせ、マルチヘッドの回路記録が容
易に実現できる。
は、高々１デ一タ周期であり、はぼ回路にｎ個のヘッド
を記録しているとみなせ、マルチヘッドの回路記録が容
易に実現できる。
尚、本実施例では異なったディスク面上の複数のヘッド
を同時に駆動する場合について示したが、同一ディスク
面上で複数のヘッドを設けても、本〔本発明の効果〕 本発明によれば、パルス電流を記録ヘッドに供給するト
ランジスタのコレクタ端子電圧が、パルス電流のオフ時
に生じるフライバック電圧によって急激に上昇して、Ｃ
Ｅ耐圧を超えるのを防止でき、信頼性の高い電流ｙｊＡ
＃回路を構成できる。
を同時に駆動する場合について示したが、同一ディスク
面上で複数のヘッドを設けても、本〔本発明の効果〕 本発明によれば、パルス電流を記録ヘッドに供給するト
ランジスタのコレクタ端子電圧が、パルス電流のオフ時
に生じるフライバック電圧によって急激に上昇して、Ｃ
Ｅ耐圧を超えるのを防止でき、信頼性の高い電流ｙｊＡ
＃回路を構成できる。
第１図は本発明の原理を示す図、第２Ｉｇは本発明の第
一の実施例を示す図、第３図は第２図の動作を示す図、
第４図は第一の実施例のヘッド端子電圧の低電位側のク
ランプ回路の電源回路の一例を示す図である。第５図は
本発明の第二の実施例を示す図、第６図は第５Ｕｉ！ｉ
の動作を示す図である。 第７図は本発明の第三の実施例を示す図、第８図は本発
明の第四の実施例を示す図、ｆ５９図は本発明の第五の
実施例を示す図、第１０図は本発明の第六の実施°例を
示す図、第１１図は本発明の第七の実施例を示す図であ
る。また、第１２図は並列ダイオードクランパを用いた
従来例を示す図、第１３図は従来例の並列ダイオードク
ランプの電源回路を示す図、第１４図はもう一つの従来
例を示す図である。第１５図は従来のパルス電流駆動回
路を示す図、第１６図は本発明のディスク装置の一実施
例の構成図である。 Ｌ、Ｌｘ 、Ｌｘ・・・記録ヘッド、Ｄｚ、Ｄａ・・・
電位検出用ダイオード、Ｖｚ、Ｖδ・・・フローティン
グ定電圧源、Ｉｓ・・・電流源、Ｉｐ・・・パルス電流
。 ＷＤｘ 、ＷＤｚ・・・電流方向制御用入力端子、Ｖａ
ｃｅＶＥ！Ｅ、 Ｖ・・・定電圧源、Ｑｌ 、Ｑｚ・・
・電流駆動用トランジスタ、Ｄｚ 、Ｄａ 、Ｄｃｘ〜
Ｄｃ＋＋−ダイオード、［）ｌＥ１＃ Ｄｘｚ・・・ツ
ェナーダイオード、Ｒｏｗｓ ｔＲｏｗｓ 、 ＲｚＡ
′Ｒｓ°０抵抗、Ｉｗｏｚ 、 Ｉｗｏｚ …電圧制御
電流源、ＣＬＰ・・・並列ダイオードクランパ。 纂 図 ＶＥε 茅 図 纂 圓 纂 因 藁 図 罵 ｌθ 図 不 ｊｌ 冨１２図
一の実施例を示す図、第３図は第２図の動作を示す図、
第４図は第一の実施例のヘッド端子電圧の低電位側のク
ランプ回路の電源回路の一例を示す図である。第５図は
本発明の第二の実施例を示す図、第６図は第５Ｕｉ！ｉ
の動作を示す図である。 第７図は本発明の第三の実施例を示す図、第８図は本発
明の第四の実施例を示す図、ｆ５９図は本発明の第五の
実施例を示す図、第１０図は本発明の第六の実施°例を
示す図、第１１図は本発明の第七の実施例を示す図であ
る。また、第１２図は並列ダイオードクランパを用いた
従来例を示す図、第１３図は従来例の並列ダイオードク
ランプの電源回路を示す図、第１４図はもう一つの従来
例を示す図である。第１５図は従来のパルス電流駆動回
路を示す図、第１６図は本発明のディスク装置の一実施
例の構成図である。 Ｌ、Ｌｘ 、Ｌｘ・・・記録ヘッド、Ｄｚ、Ｄａ・・・
電位検出用ダイオード、Ｖｚ、Ｖδ・・・フローティン
グ定電圧源、Ｉｓ・・・電流源、Ｉｐ・・・パルス電流
。 ＷＤｘ 、ＷＤｚ・・・電流方向制御用入力端子、Ｖａ
ｃｅＶＥ！Ｅ、 Ｖ・・・定電圧源、Ｑｌ 、Ｑｚ・・
・電流駆動用トランジスタ、Ｄｚ 、Ｄａ 、Ｄｃｘ〜
Ｄｃ＋＋−ダイオード、［）ｌＥ１＃ Ｄｘｚ・・・ツ
ェナーダイオード、Ｒｏｗｓ ｔＲｏｗｓ 、 ＲｚＡ
′Ｒｓ°０抵抗、Ｉｗｏｚ 、 Ｉｗｏｚ …電圧制御
電流源、ＣＬＰ・・・並列ダイオードクランパ。 纂 図 ＶＥε 茅 図 纂 圓 纂 因 藁 図 罵 ｌθ 図 不 ｊｌ 冨１２図
Claims (1)
- 【特許請求の範囲】 １、記録ヘッドにパルス状の電流を供給する磁気記録装
置の電流駆動回路において、電流のオフ時に電流をスイ
ッチする第１のトランジスタのベース電位をコレクタ電
位の上昇にあわせてあげる手段を設けて、第１のトラン
ジスタのＣＥ耐圧を保護するようにしたことを特徴とす
る電流駆動回路。 ２、特許請求の範囲第１項の電流駆動回路のベース電位
上昇手段において、第１のトランジスのコレクタとベー
ス間に、アノードを第１のトランジスタに接続した第１
のダイオードと、第１のダイオードのカソードに＋極性
側を接続し、−極性側を第１のトランジスタのベース端
子に接続した第１の定電圧源の直列回路を設けると共に
、第１のトランジスタのベースを第１の抵抗を介して第
１のトランジスタのベース電位より低い第１の定電位に
接続し、更に第２のダイオードのカソードを接続し、第
２のダイオードのアノードを介して第１のトランジスタ
のベース電位を制御するようにしたことを特徴とする電
流駆動回路。 ３、特許請求の範囲第２項の電流駆動回路において、第
２のダイオードの代わりに第２のトランジスタを用い、
第２のトランジスタのコレクタを第２の定電位に、エミ
ッタを第１のトランジスタのベースに接続し、第２のト
ランジスタのベースを介して第１のトランジスタのベー
ス電位を制御するようにしたことを特徴とする電流駆動
回路。 ４、特許請求の範囲第２項の電流駆動回路において、第
１の定電圧源にダイオードの直列回路、又は定電圧ダイ
オードを用いたことを特徴とする電流駆動回路。 ５、特許請求の範囲第２項の電流駆動回路において、第
１の定電圧源に、第３のトランジスタ、第２、第３の抵
抗を用い、第３のトランジスタのコレクタを第１のダイ
オードのカソードに接続すると共に、エミッタを第１の
トランジスタのベースに、第２の抵抗を第３のトランジ
スタのベースとエミッタ間に、第３の抵抗を第３のトラ
ンジスタのベースとコレクタ間にそれぞれ接続した回路
を用いることを特徴とする電流駆動回路。 ６、特許請求の範囲第５項の電流駆動回路において、第
３のダイオードを、アノード側を第３の抵抗と第３のト
ランジスタのコレクタ間に抵抗にカソード側を第３のト
ランジスタのコレクタに接続すると共に、電流流出型の
第１の定電流源の出力を第３のダイオードのアノードに
接続し、第１の定電流源を第１のトランジスタの通電可
能状態のみに通電し、保護動作させるようにしたことを
特徴とする電流駆動回路。 ７、磁性体を付着させた１以上のディスクと、該ディス
クをその中心に回転軸として回転せしめる手段と、上記
ディスクに情報を記録するため上記ディスク上に配置さ
れる磁気ヘッドと、該磁気ヘッドを保持するアームと、
上記磁気ヘッドにパルス状の電流を供給する電流駆動回
路を有する磁気ディスク装置において、上記電流駆動回
路は、電流のオフ時に電流をスイッチする第１のトラン
ジスタのベース電位がコレクター電位の上昇にあわせて
上昇するように構成されていることを特徴とする磁気デ
ィスク装置。 ８、磁気記録媒体と、該磁気記録媒体に情報を記録する
ための少なくとも１の磁気ヘッドと、該磁気ヘッドにパ
ルス状の駆動電流を供給する電流駆動回路と、上記記録
媒体と磁気ヘッドを相対的に移動せしめる手段を有する
磁気記録装置において、上記電流駆動回路は、上記磁気
ヘッドにコレクタ端子を接続した電流駆動用トランジス
タと、該トランジスタのコレクタ電位を検出する手段と
、該手段の出力に接続した定電圧発生手段と、該定電圧
発生手段の出力で上記トランジスタのベース電圧を制御
する手段を有することを特徴とする磁気記録装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19410689A JP2771267B2 (ja) | 1989-07-28 | 1989-07-28 | 電流駆動回路及びこれを用いた磁気デイスク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19410689A JP2771267B2 (ja) | 1989-07-28 | 1989-07-28 | 電流駆動回路及びこれを用いた磁気デイスク装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0359804A true JPH0359804A (ja) | 1991-03-14 |
| JP2771267B2 JP2771267B2 (ja) | 1998-07-02 |
Family
ID=16319035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19410689A Expired - Fee Related JP2771267B2 (ja) | 1989-07-28 | 1989-07-28 | 電流駆動回路及びこれを用いた磁気デイスク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2771267B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5725939A (en) * | 1994-02-10 | 1998-03-10 | Ein Engineering Co., Ltd. | Synthetic wood meal, method and apparatus for manufacturing the same; synthetic wood board including the synthetic wood meal, method and apparatus of extrusion molding therefor |
| US5869138A (en) * | 1996-02-09 | 1999-02-09 | Ein Engineering Co., Ltd. | Method for forming pattern on a synthetic wood board |
-
1989
- 1989-07-28 JP JP19410689A patent/JP2771267B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5725939A (en) * | 1994-02-10 | 1998-03-10 | Ein Engineering Co., Ltd. | Synthetic wood meal, method and apparatus for manufacturing the same; synthetic wood board including the synthetic wood meal, method and apparatus of extrusion molding therefor |
| US5869138A (en) * | 1996-02-09 | 1999-02-09 | Ein Engineering Co., Ltd. | Method for forming pattern on a synthetic wood board |
| US6066367A (en) * | 1996-02-09 | 2000-05-23 | Ein Engineering Co., Ltd. | Method for forming pattern on a synthetic wood board |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2771267B2 (ja) | 1998-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |