JP2771267B2 - 電流駆動回路及びこれを用いた磁気デイスク装置 - Google Patents
電流駆動回路及びこれを用いた磁気デイスク装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は磁気記録装置の電流駆動回路に係り、特に記
録ヘツドにパルス状電流を供給するトランジスタのCE耐
圧保護に好適な保護方式を用いた電流駆動回路に関す
る。
録ヘツドにパルス状電流を供給するトランジスタのCE耐
圧保護に好適な保護方式を用いた電流駆動回路に関す
る。
従来、第12図に示すような電流駆動回路には文献（電
子回路基礎講座−４−、パルスとデジタル回路、p104）
に記載のような並列ダイオードクランパCLPがトランジ
スタのCE耐圧保護用に多く用いられている。記録ヘツド
Ｌの端子電圧VLは入力WGがＬレベルになり、パルス電流
IPの切れる瞬間に上昇し、定電圧源の電位Ｖを超えよう
とする。この時クランパCLPはダイオードＤがオンして
フライバツク電圧による電流IVが定電圧源Ｖに流れヘツ
ドの端子電圧VLの上昇を吸収するように動作する。しか
しこのクランパCLPの定電圧源ＶをモノリシツクIC回路
内に構成しようとすると、第13図に示すように高速動作
が難しい横型PNPトランジスタQPが必要となり、NPNトラ
ンジスタとの複合トランジスタ構成を採用しても数nsオ
ーダーの動作は極めて困難であつた。このため、パルス
電流IPがオフする時点で生じるフライバツク電圧をクラ
ンパCLPが吸収し切れずに、トランジスタＱのコレクタ
電位VQC（＝VL）はインパルス状に上昇し、CE耐圧を超
えてトランジスタＱが破壊する可能性があつた。
子回路基礎講座−４−、パルスとデジタル回路、p104）
に記載のような並列ダイオードクランパCLPがトランジ
スタのCE耐圧保護用に多く用いられている。記録ヘツド
Ｌの端子電圧VLは入力WGがＬレベルになり、パルス電流
IPの切れる瞬間に上昇し、定電圧源の電位Ｖを超えよう
とする。この時クランパCLPはダイオードＤがオンして
フライバツク電圧による電流IVが定電圧源Ｖに流れヘツ
ドの端子電圧VLの上昇を吸収するように動作する。しか
しこのクランパCLPの定電圧源ＶをモノリシツクIC回路
内に構成しようとすると、第13図に示すように高速動作
が難しい横型PNPトランジスタQPが必要となり、NPNトラ
ンジスタとの複合トランジスタ構成を採用しても数nsオ
ーダーの動作は極めて困難であつた。このため、パルス
電流IPがオフする時点で生じるフライバツク電圧をクラ
ンパCLPが吸収し切れずに、トランジスタＱのコレクタ
電位VQC（＝VL）はインパルス状に上昇し、CE耐圧を超
えてトランジスタＱが破壊する可能性があつた。
尚、同文献のp73に記載の第14図に示すように記録ヘ
ツドＬの両端子にダイオードＤを接続してフライバツク
電圧を吸収する方法もあるが、モノリシツクICの回路に
内蔵する場合はダイオードＤの逆方向耐圧BVEBOが小さ
いために、ダイオードＤを複数個直列接続する必要があ
る。従つて、電流駆動用トランジスタＱの出力端子VQC
の上限の電圧は、ダイオードＤの直列接続個数をｎとす
ると、電源電圧VCCよりｎVDだけ高くなり、CE耐圧を超
えてトランジスタが破壊する可能性があつた。又、特開
昭62−266706の記録電流駆動回路で、第15図に示すよう
なWGがＨレベルでパルス状の交番電流IWを供給する回路
を示したが、ヘツドＬのフライバツク電圧によるヘツド
端子電圧VQC1，VQC2の上昇に対する回路の保護について
は検討していなかつた。
ツドＬの両端子にダイオードＤを接続してフライバツク
電圧を吸収する方法もあるが、モノリシツクICの回路に
内蔵する場合はダイオードＤの逆方向耐圧BVEBOが小さ
いために、ダイオードＤを複数個直列接続する必要があ
る。従つて、電流駆動用トランジスタＱの出力端子VQC
の上限の電圧は、ダイオードＤの直列接続個数をｎとす
ると、電源電圧VCCよりｎVDだけ高くなり、CE耐圧を超
えてトランジスタが破壊する可能性があつた。又、特開
昭62−266706の記録電流駆動回路で、第15図に示すよう
なWGがＨレベルでパルス状の交番電流IWを供給する回路
を示したが、ヘツドＬのフライバツク電圧によるヘツド
端子電圧VQC1，VQC2の上昇に対する回路の保護について
は検討していなかつた。
上記従来技術は低位電圧源Ｖが理想的な特性を有して
いる場合には有効であるが、モノリシツクIC内に構成す
る場合などのICの内部素子の高速動作が望めない場合に
ついては配慮がされておらず、この場合コレクタ電位の
瞬間的な上昇は避けられず、電流駆動用のトランジスタ
を破壊するという問題があつた。
いる場合には有効であるが、モノリシツクIC内に構成す
る場合などのICの内部素子の高速動作が望めない場合に
ついては配慮がされておらず、この場合コレクタ電位の
瞬間的な上昇は避けられず、電流駆動用のトランジスタ
を破壊するという問題があつた。
本発明の目的は、こういつたコレクタ電位の瞬間的な
上昇に対してもトランジスタの破壊を防止し、信頼性の
高いIC化に適した電流駆動回路を提供することにある。
上昇に対してもトランジスタの破壊を防止し、信頼性の
高いIC化に適した電流駆動回路を提供することにある。
上記目的は、第１図の構成に示すように、ヘツドＬに
コレクタ端子を接続したトランジスタＱのコレクタ電位
VQCを検出する手段と、この出力に接続したフローテイ
ングの定電圧発生手段と、さらにこの出力でベース電位
VQBを制御する手段とを設けることにより達成される。
コレクタ端子を接続したトランジスタＱのコレクタ電位
VQCを検出する手段と、この出力に接続したフローテイ
ングの定電圧発生手段と、さらにこの出力でベース電位
VQBを制御する手段とを設けることにより達成される。
電流を駆動するトランジスタＱのコレクタ電位V
QCは、パルス電流IPの切断時に急激に上昇してトランジ
スタＱのCE耐圧以上になろうとする。このとき、コレク
タ電位VQCをコレクタ電位検出手段で検出し、VQCの上昇
が定電圧発生手段の電圧を超えた時、この上昇にあわせ
てベース電位制御手段でVQBを上昇させる。これによつ
て、トランジスタのコレクタとエミツタ間電位VCEが一
定値以下に保たれ、CE耐圧を超えないようにすることが
できる。
QCは、パルス電流IPの切断時に急激に上昇してトランジ
スタＱのCE耐圧以上になろうとする。このとき、コレク
タ電位VQCをコレクタ電位検出手段で検出し、VQCの上昇
が定電圧発生手段の電圧を超えた時、この上昇にあわせ
てベース電位制御手段でVQBを上昇させる。これによつ
て、トランジスタのコレクタとエミツタ間電位VCEが一
定値以下に保たれ、CE耐圧を超えないようにすることが
できる。
以下、本発明の第一の実施例を第２図により説明す
る。
る。
エミツタ端子を互いに接続した一対のトランジスタ
Q1，Q2のコレクタ端子VQC1，VQC2には、それぞれ記録ヘ
ツドL1，L2が接続され、ヘツドL1，L2のもう一方の端子
は定電圧電源V1に接続されている。このトランジスタ
Q1，Q2の共通エミツタ端子Ｖにパルス電流源ISがパルス
状の電流IPを供給し、更にトランジスタQ1，Q2のベース
端子の電位VQB1，VQB2を制御することによつてパルス電
流IPの方向を決める構成である。この回路にQ1の保護回
路として、トランジスタQ1のコレクタ端子とベース端子
間に、アノード端子をトランジスタQ1のコレクタに接続
したダイオードD1とカソード端子に＋極性側を接続した
フローテイングの定電圧源V1の直列回路を設ける。更
に、トランジスタQ1のベース端子を抵抗R1を介してトラ
ンジスタQ1のベース電位VQB1より低い電位の定電圧源V2
に接続し、ダイオードD2のカソード端子を接続する。ダ
イオードD2のアノード端子WD1を介してトランジスタQ1
のベース電位VQB1を制御する構成である。トランジスタ
Q2の保護回路についてもQ1と同様にD3，D4，V3，R2を用
いてWD2を介してベース電位VQB2を制御する構成であ
る。
Q1，Q2のコレクタ端子VQC1，VQC2には、それぞれ記録ヘ
ツドL1，L2が接続され、ヘツドL1，L2のもう一方の端子
は定電圧電源V1に接続されている。このトランジスタ
Q1，Q2の共通エミツタ端子Ｖにパルス電流源ISがパルス
状の電流IPを供給し、更にトランジスタQ1，Q2のベース
端子の電位VQB1，VQB2を制御することによつてパルス電
流IPの方向を決める構成である。この回路にQ1の保護回
路として、トランジスタQ1のコレクタ端子とベース端子
間に、アノード端子をトランジスタQ1のコレクタに接続
したダイオードD1とカソード端子に＋極性側を接続した
フローテイングの定電圧源V1の直列回路を設ける。更
に、トランジスタQ1のベース端子を抵抗R1を介してトラ
ンジスタQ1のベース電位VQB1より低い電位の定電圧源V2
に接続し、ダイオードD2のカソード端子を接続する。ダ
イオードD2のアノード端子WD1を介してトランジスタQ1
のベース電位VQB1を制御する構成である。トランジスタ
Q2の保護回路についてもQ1と同様にD3，D4，V3，R2を用
いてWD2を介してベース電位VQB2を制御する構成であ
る。
第３図に第２図の構成がどのように動作するかを説明
するタイムチャートを示す。
するタイムチャートを示す。
Q1の保護動作について説明する。ヘツドL1にパルス電
流を供給するモードの時間はT1とT2の間であり、この間
WD1はＨレベル、WD2はＬレベルにある。この状態でパル
ス電流源ISがパルス電流IPを供給すると、電流IPはトラ
ンジスタQ1を介してヘツドL1に流れる。トランジスタQ1
のコレクタ電位VQC1はヘツドL1のフライバツク電圧によ
つて下側のクランプ電圧VCLまで低下し、電流値がIPに
達した時点でVRL1の電圧降下に落ち着く。この時、クラ
ンプ電流を供給する定電圧源VCLは電流を流出するタイ
プであり、第４図に示すように例えばNPNトランジスタQ
CL，DCL，RCL1〜RCL3を用いた構成で高速応答が可能な
回路を実現できる。次にパルス電流IPが切れる時点での
端子電圧を考える。問題となるのは、このタイミングで
ある。この時Q1のコレクタ電位VQC1は、電源電圧VCCよ
りVRL1だけ高くなり、トランジスタのCE耐圧を超えよう
とする。この値は従来例で示したクランパを適用するこ
とにより低減可能ではあるが、前述の理由で瞬間的な電
位の上昇は避けられない。保護回路のダイオードD1はコ
レクタ電位VQC1がV1より高くなつた時でオンし、定電圧
源V1を介してトランジスタQ1のベース電位VQB1の電位を
上昇させる。トランジスタQ1，Q2のエミツタ電位VQEはV
QB1の上昇に順じて変化するので、定電圧源V1，V2の値
を適切に設定（CE耐圧−２VBE程度）しておけばパルス
電流のオフ時にCE耐圧を超えることはなくなる。尚、Q2
の保護動作（WD2がＨレベル時）についてはQ1の場合と
同様であるので省略する。
流を供給するモードの時間はT1とT2の間であり、この間
WD1はＨレベル、WD2はＬレベルにある。この状態でパル
ス電流源ISがパルス電流IPを供給すると、電流IPはトラ
ンジスタQ1を介してヘツドL1に流れる。トランジスタQ1
のコレクタ電位VQC1はヘツドL1のフライバツク電圧によ
つて下側のクランプ電圧VCLまで低下し、電流値がIPに
達した時点でVRL1の電圧降下に落ち着く。この時、クラ
ンプ電流を供給する定電圧源VCLは電流を流出するタイ
プであり、第４図に示すように例えばNPNトランジスタQ
CL，DCL，RCL1〜RCL3を用いた構成で高速応答が可能な
回路を実現できる。次にパルス電流IPが切れる時点での
端子電圧を考える。問題となるのは、このタイミングで
ある。この時Q1のコレクタ電位VQC1は、電源電圧VCCよ
りVRL1だけ高くなり、トランジスタのCE耐圧を超えよう
とする。この値は従来例で示したクランパを適用するこ
とにより低減可能ではあるが、前述の理由で瞬間的な電
位の上昇は避けられない。保護回路のダイオードD1はコ
レクタ電位VQC1がV1より高くなつた時でオンし、定電圧
源V1を介してトランジスタQ1のベース電位VQB1の電位を
上昇させる。トランジスタQ1，Q2のエミツタ電位VQEはV
QB1の上昇に順じて変化するので、定電圧源V1，V2の値
を適切に設定（CE耐圧−２VBE程度）しておけばパルス
電流のオフ時にCE耐圧を超えることはなくなる。尚、Q2
の保護動作（WD2がＨレベル時）についてはQ1の場合と
同様であるので省略する。
本実施例によれば、センテータツプ付きの記録ヘツド
を駆動する電流駆動回路が電流スイツチング素子を破壊
することなく実現できる。
を駆動する電流駆動回路が電流スイツチング素子を破壊
することなく実現できる。
本発明の第二の実施例を第５図により説明する。
エミツタ端子を互いに接続した一対のトランジスタ
Q1，Q2のコレクタ端子VQC1，VQC2間には、２端子の記録
ヘツドＬが接続され、更にこの２端子には、コレクタ端
子を互いに接続した一対のトランジスタQ3，Q4が接続さ
れる。Q3，Q4の共通コレクタ端子は電源VCCに接続さ
れ、WD2がＨレベルでQ3のベース端子VQB3はＨレベル
に、WD1がＨレベルでQ4のベース端子VQB4はＨレベルに
それぞれ駆動される。VQB3，VQB4のどちらかがＬレベル
であり、Ｌレベルにはトランジスタをオフするようにす
る。このトランジスタQ1，Q2の共通エミツタ端子にパル
ス電流源ISがパルス状の電流IPを供給し、更にトランジ
スタQ1，Q2，Q3，Q4のベース端子の電位VQB1，VQB2，V
QB3，VQB4を制御することによつてパルス電流IPのヘツ
ドに流れる方向を決める構成である。この回路にQ1の保
護回路として、トランジスタQ1のコレクタ端子とベース
端子間に、アノード端子をトランジスタQ1のコレクタに
接続したダイオードD1とカソード端子に＋極性側を接続
したフローテイングの定電圧源V1の直列回路を設ける。
更に、トランジスタQ1のベース端子を抵抗R1を介してト
ランジスタQ1のベース電位VQB2より低い電位の定電圧源
V2に接続し、ダイオードD2のカソード端子を接続する。
ダイオードD2のアノード端子WD1を介してトランジスタQ
1のベース電位VQB1を制御する構成である。トランジス
タQ2の保護回路についても同様にD3，D4，V3，R2を用い
てWD2を介してベース電位VQB2を制御する構成である。
Q1，Q2のコレクタ端子VQC1，VQC2間には、２端子の記録
ヘツドＬが接続され、更にこの２端子には、コレクタ端
子を互いに接続した一対のトランジスタQ3，Q4が接続さ
れる。Q3，Q4の共通コレクタ端子は電源VCCに接続さ
れ、WD2がＨレベルでQ3のベース端子VQB3はＨレベル
に、WD1がＨレベルでQ4のベース端子VQB4はＨレベルに
それぞれ駆動される。VQB3，VQB4のどちらかがＬレベル
であり、Ｌレベルにはトランジスタをオフするようにす
る。このトランジスタQ1，Q2の共通エミツタ端子にパル
ス電流源ISがパルス状の電流IPを供給し、更にトランジ
スタQ1，Q2，Q3，Q4のベース端子の電位VQB1，VQB2，V
QB3，VQB4を制御することによつてパルス電流IPのヘツ
ドに流れる方向を決める構成である。この回路にQ1の保
護回路として、トランジスタQ1のコレクタ端子とベース
端子間に、アノード端子をトランジスタQ1のコレクタに
接続したダイオードD1とカソード端子に＋極性側を接続
したフローテイングの定電圧源V1の直列回路を設ける。
更に、トランジスタQ1のベース端子を抵抗R1を介してト
ランジスタQ1のベース電位VQB2より低い電位の定電圧源
V2に接続し、ダイオードD2のカソード端子を接続する。
ダイオードD2のアノード端子WD1を介してトランジスタQ
1のベース電位VQB1を制御する構成である。トランジス
タQ2の保護回路についても同様にD3，D4，V3，R2を用い
てWD2を介してベース電位VQB2を制御する構成である。
第６図に第５図の構成がどのように動作するかを説明
するタイムチャートを示す。
するタイムチャートを示す。
Q1の保護動作について説明する。ヘツドＬの正方向に
パルス電流を供給するモードの時間はT1とT2の間であ
り、この間WD1はＨレベル、WD2はＬレベルにある。この
状態でパルス電流源ISがパルス電流IPを供給すると、電
流IPはトランジスタQ1を介してヘツドＬに流れ、更にQ4
に流れる。トランジスタQ1のコレクタ電位VQC1はヘツド
Ｌのフライバツク電圧によつて下側のクランプ電圧VCL
まで低下し、電流値がIPに達した時点でVRLの電圧降下
に落ち着く。この時、クランプ電流を供給する定電圧源
VCLは電流を流出するタイプであり、前述のようにNPNト
ランジスタのみを用いた構成で高速応答が可能な回路を
実現できる。次にパルス電流IPが切れる時点での端子電
圧を考える。問題となるのは、このタイミングである。
この時Q1のコレクタ電位VQC1は、Q4のエミツタ電位VQE4
（＝VQC2）よりVRLだけ高くなり、トランジスタのCE耐
圧を超えようとする。この値は従来例で示したクランパ
を適用することにより低減可能であるが、前述の理由で
瞬間的な電位の上昇は避けられない。保護回路のダイオ
ードD1はコレクタ電位VQC1がVQE4より高くなつた時点で
オンし、定電圧源V1を介してトランジスタQ1のベース電
位VQB1の電位を上昇させる。トランジスタQ1，Q2のエミ
ツタ電位VQEはVQB1の上昇に順じて変化するので、定電
圧源V1の値を適切に設定（CE耐圧−２VBE程度）として
おけばパルス電流IPのオフ時にCE耐圧を超えることはな
くなる。尚、Q2の保護動作（WD2がＨレベル時）につい
てはQ1の場合と同様であるので省略する。
パルス電流を供給するモードの時間はT1とT2の間であ
り、この間WD1はＨレベル、WD2はＬレベルにある。この
状態でパルス電流源ISがパルス電流IPを供給すると、電
流IPはトランジスタQ1を介してヘツドＬに流れ、更にQ4
に流れる。トランジスタQ1のコレクタ電位VQC1はヘツド
Ｌのフライバツク電圧によつて下側のクランプ電圧VCL
まで低下し、電流値がIPに達した時点でVRLの電圧降下
に落ち着く。この時、クランプ電流を供給する定電圧源
VCLは電流を流出するタイプであり、前述のようにNPNト
ランジスタのみを用いた構成で高速応答が可能な回路を
実現できる。次にパルス電流IPが切れる時点での端子電
圧を考える。問題となるのは、このタイミングである。
この時Q1のコレクタ電位VQC1は、Q4のエミツタ電位VQE4
（＝VQC2）よりVRLだけ高くなり、トランジスタのCE耐
圧を超えようとする。この値は従来例で示したクランパ
を適用することにより低減可能であるが、前述の理由で
瞬間的な電位の上昇は避けられない。保護回路のダイオ
ードD1はコレクタ電位VQC1がVQE4より高くなつた時点で
オンし、定電圧源V1を介してトランジスタQ1のベース電
位VQB1の電位を上昇させる。トランジスタQ1，Q2のエミ
ツタ電位VQEはVQB1の上昇に順じて変化するので、定電
圧源V1の値を適切に設定（CE耐圧−２VBE程度）として
おけばパルス電流IPのオフ時にCE耐圧を超えることはな
くなる。尚、Q2の保護動作（WD2がＨレベル時）につい
てはQ1の場合と同様であるので省略する。
本実施例によれば、２端子の記録ヘツドを駆動する電
流駆動回路が電流スイツチング素子を破壊することなく
実現できる。
流駆動回路が電流スイツチング素子を破壊することなく
実現できる。
本発明の第三の実施例を第７図により説明する。
本実施例では、第一の実施例のWDの入力部のダイオー
ドの代わりにエミツタ接地型トランジスタを用いる。
ドの代わりにエミツタ接地型トランジスタを用いる。
ダイオードD2，D4の代わりにトランジスタQ5，Q6を用
い、Q5，Q6のエミツタ端子をそれぞれQ1，Q2のベース端
子VQB1，VQB2に、コレクタ端子は電源VCに接続する。ト
ランジスタQ5，Q6のベース端子にWD1，WD2を入力する構
成である。
い、Q5，Q6のエミツタ端子をそれぞれQ1，Q2のベース端
子VQB1，VQB2に、コレクタ端子は電源VCに接続する。ト
ランジスタQ5，Q6のベース端子にWD1，WD2を入力する構
成である。
トランジスタQ5，Q6は、WD1，WD2の入力がＨレベルで
常にはエミツタホロワとして動作するが、前述のように
パルス電流IPがオフした直後には保護回路が動作し、
Q1，Q2のベース端子電圧VQB1，VQB2は急激に上昇する。
この時、トランジスタQ5，Q6は瞬間的にオフするが、保
護動作終了後は、再度エミツタホロワとして動作する。
常にはエミツタホロワとして動作するが、前述のように
パルス電流IPがオフした直後には保護回路が動作し、
Q1，Q2のベース端子電圧VQB1，VQB2は急激に上昇する。
この時、トランジスタQ5，Q6は瞬間的にオフするが、保
護動作終了後は、再度エミツタホロワとして動作する。
本実施例では、電流駆動用のトランジスタのドライブ
とダイオードの機能をトランジスタQ5，Q6に持たせるこ
とができ、回路の簡素化が図れる。
とダイオードの機能をトランジスタQ5，Q6に持たせるこ
とができ、回路の簡素化が図れる。
尚、本実施例では第一の実施例の回路にトランジスタ
Q5，Q6を適用したが、第二の実施例に適用しても同様の
効果が得られることは明らかである。
Q5，Q6を適用したが、第二の実施例に適用しても同様の
効果が得られることは明らかである。
本発明の第四の実施例を第８図により説明する。
本実施例では、第一の実施例のフローテイングの定電
圧源にダイオードの直列回路を用いる。
圧源にダイオードの直列回路を用いる。
トランジスタQ1の保護について説明する。ここではダ
イオードDC11〜DCn1を直列に接続し、そのアノード端子
をコレクタ電圧検出用ダイオードD1のカソード端子に接
続し、カソード端子を電流駆動用のトランジスタQ1のベ
ース端子に接続する。この回路の動作時の電位差V1は、
ダイオードDC11〜DCn1のそれぞれのダイオードのVBEをV
Dとすると V1＝ｎVD である。
イオードDC11〜DCn1を直列に接続し、そのアノード端子
をコレクタ電圧検出用ダイオードD1のカソード端子に接
続し、カソード端子を電流駆動用のトランジスタQ1のベ
ース端子に接続する。この回路の動作時の電位差V1は、
ダイオードDC11〜DCn1のそれぞれのダイオードのVBEをV
Dとすると V1＝ｎVD である。
本実施例では、コレクタ電圧検出用ダイオードＤと直
列ダイオードDC1〜DCnとの区別なく構成でき、回路の簡
素化が図れると共に、比較的少ない検出電流で動作が可
能である。
列ダイオードDC1〜DCnとの区別なく構成でき、回路の簡
素化が図れると共に、比較的少ない検出電流で動作が可
能である。
尚、本実施例では第一の実施例の回路に適用したが、
第二及び第三の実施例に適用しても同様の効果が得られ
ることは明らかである。
第二及び第三の実施例に適用しても同様の効果が得られ
ることは明らかである。
本発明の第五の実施例を第９図により説明する。
本実施例では、第一の実施例のフローテイングの定電
圧源に定電圧ダイオードを用いる。トランジスタQ1の保
護について説明する。定電圧ダイオードDZ1のカソード
端子をコレクタ電圧検出用ダイオードD1のカソード端子
に接続し、アノード端子を電流駆動用のトランジスタQ1
のベース端子に接続すると共に、電源VCCから抵抗RDZ1
を介して定電圧ダイオードDZ1にバイアス鵜電流IDZ1を
供給する構成である。
圧源に定電圧ダイオードを用いる。トランジスタQ1の保
護について説明する。定電圧ダイオードDZ1のカソード
端子をコレクタ電圧検出用ダイオードD1のカソード端子
に接続し、アノード端子を電流駆動用のトランジスタQ1
のベース端子に接続すると共に、電源VCCから抵抗RDZ1
を介して定電圧ダイオードDZ1にバイアス鵜電流IDZ1を
供給する構成である。
本実施例では、定電圧ダイオードDZ1，DZ2の端子間電
圧VDZを適切に選ぶことにより、変動の少ない保護回路
を構成でき、回路の高精度化が図れると共に、IC回路外
で本発明を実施する場合は構成が簡単になる。
圧VDZを適切に選ぶことにより、変動の少ない保護回路
を構成でき、回路の高精度化が図れると共に、IC回路外
で本発明を実施する場合は構成が簡単になる。
尚、本実施例では第一の実施例の回路に適用したが、
第二及び第三の実施例に適用しても同様の効果が得られ
ることは明らかである。
第二及び第三の実施例に適用しても同様の効果が得られ
ることは明らかである。
本発明の第六の実施例を第10図により説明する。
本実施例では、第一の実施例のフローテイングの定電
圧源にトランジスタと抵抗からなる定電圧回路を用い
る。
圧源にトランジスタと抵抗からなる定電圧回路を用い
る。
本実施例の定電圧源には、トランジスタと２つの抵抗
を用いる。ここではトランジスタQ1の保護に着目して説
明する。トランジスタQ7のコレクタ端子をダイオードD1
のカソード端子に接続すると共に、エミツタをトランジ
スタQ1のベース端子に、抵抗R3をトランジスタQ7のベー
スとエミツタ端子間に、抵抗R4をトランジスタQ7のベー
スとコレクタ端子間にそれぞれ接続した回路を用いる。
この回路の動作時の電位差V1は、トランジスタQ7のベー
スとエミツタ間電圧をVBE、抵抗R3とR4の抵抗値をそれ
ぞれR,mRとすると V1＝（ｍ＋１）VBE である。
を用いる。ここではトランジスタQ1の保護に着目して説
明する。トランジスタQ7のコレクタ端子をダイオードD1
のカソード端子に接続すると共に、エミツタをトランジ
スタQ1のベース端子に、抵抗R3をトランジスタQ7のベー
スとエミツタ端子間に、抵抗R4をトランジスタQ7のベー
スとコレクタ端子間にそれぞれ接続した回路を用いる。
この回路の動作時の電位差V1は、トランジスタQ7のベー
スとエミツタ間電圧をVBE、抵抗R3とR4の抵抗値をそれ
ぞれR,mRとすると V1＝（ｍ＋１）VBE である。
本実施例では、保護回路の非動作時でもコレクタ電位
検出用のダイオードD1，D3に抵抗R3〜R6を介して常に微
小な電流が流れるので高速動作の保護回路を構成でき、
回路の高信頼化が図れる。
検出用のダイオードD1，D3に抵抗R3〜R6を介して常に微
小な電流が流れるので高速動作の保護回路を構成でき、
回路の高信頼化が図れる。
尚、本実施例では第一の実施例の回路に適用したが、
第二及び第三の実施例に適用しても同様の効果が得られ
ることは明らかである。
第二及び第三の実施例に適用しても同様の効果が得られ
ることは明らかである。
本発明の第七の実施例を第11図により説明する。
本実施例では、第六の実施例のフローテイングの定電
圧源の動作をWD1，WD2で制御できるようにした定電圧源
を用いる。
圧源の動作をWD1，WD2で制御できるようにした定電圧源
を用いる。
トランジスタQ1の保護に着目して説明する。第六の実
施例のフローテイングの定電圧源V1に加えて、ダイオー
ドD5を設け、このアノード側を抵抗R4に、カソード側を
トランジスタQ7のコレクタ端子間に接続すると共に、電
流流出型の定電流源IWD1の出力をダイオードD5のアノー
ド側と抵抗R4の接続点に接続する。この定電流源IWD1を
WD1で制御し、パルス電流IPを駆動するトランジスタQ1
の通電可能状態のみに通電し、保護動作させるようにす
る。ここでダイオードD5は、コレクタ電圧VQC1を検出す
るダイオードD1の電流が抵抗R3と抵抗R4に流れるのを防
止し、この結果、定電流源IWD1が流れないかぎりトラン
ジスタQ7はバイアスされないので、フローテイングの定
電圧源回路は動作しないことがわかる。この回路の動作
時の電位差V1は、トランジスタQ7のベースとエミツタ間
電圧をVBE、抵抗R3とR4の抵抗値をそれぞれR,mRとする
と V1＝ｍVBE である。
施例のフローテイングの定電圧源V1に加えて、ダイオー
ドD5を設け、このアノード側を抵抗R4に、カソード側を
トランジスタQ7のコレクタ端子間に接続すると共に、電
流流出型の定電流源IWD1の出力をダイオードD5のアノー
ド側と抵抗R4の接続点に接続する。この定電流源IWD1を
WD1で制御し、パルス電流IPを駆動するトランジスタQ1
の通電可能状態のみに通電し、保護動作させるようにす
る。ここでダイオードD5は、コレクタ電圧VQC1を検出す
るダイオードD1の電流が抵抗R3と抵抗R4に流れるのを防
止し、この結果、定電流源IWD1が流れないかぎりトラン
ジスタQ7はバイアスされないので、フローテイングの定
電圧源回路は動作しないことがわかる。この回路の動作
時の電位差V1は、トランジスタQ7のベースとエミツタ間
電圧をVBE、抵抗R3とR4の抵抗値をそれぞれR,mRとする
と V1＝ｍVBE である。
本実施例では、保護回路の非動作時にはフローテイン
グの定電圧源に電流が流れないので省電力動作の保護回
路を構成できる。
グの定電圧源に電流が流れないので省電力動作の保護回
路を構成できる。
本発明の第八の実施例を第16図により説明する。
本実施例は、例えば第二の実施例に示した電流駆動回
路を用いたマルチヘツド同時記録型の磁気デイスク装置
に関する。本実施例では、第５図に示す電流駆動回路を
集積化して用いる。
路を用いたマルチヘツド同時記録型の磁気デイスク装置
に関する。本実施例では、第５図に示す電流駆動回路を
集積化して用いる。
中心軸Ｓに磁性体を付着させたデイスク円盤Ｄを複数
枚取付け、これらの面上に狭いすきまを保つてキヤリツ
ジＣのアームに複数の磁気ヘツドL1〜nを配置する。ヘ
ツドの端子は各々電流駆動回路WR1〜nの出端子に接続さ
れ、電流駆動回路WR1〜nの電流方向制御用入力端子WD1
〜nはパルス電流生成回路PCGCと制御回路CCを介して入
力される記録データWPD1〜nで制御される。また、パル
ス電流入力端子VQE1〜nはパルス電流生成回路PCGCの電
流スイツチQ91〜nに入力され、更に電流スイツチQ91〜n
の出力で共通化されて制御回路CCの電流源ISに接続され
ると共に、それぞれの電流スイツチQq1〜nのゲート信号
WG1〜nが、制御回路CCに接続される構成である。
枚取付け、これらの面上に狭いすきまを保つてキヤリツ
ジＣのアームに複数の磁気ヘツドL1〜nを配置する。ヘ
ツドの端子は各々電流駆動回路WR1〜nの出端子に接続さ
れ、電流駆動回路WR1〜nの電流方向制御用入力端子WD1
〜nはパルス電流生成回路PCGCと制御回路CCを介して入
力される記録データWPD1〜nで制御される。また、パル
ス電流入力端子VQE1〜nはパルス電流生成回路PCGCの電
流スイツチQ91〜nに入力され、更に電流スイツチQ91〜n
の出力で共通化されて制御回路CCの電流源ISに接続され
ると共に、それぞれの電流スイツチQq1〜nのゲート信号
WG1〜nが、制御回路CCに接続される構成である。
制御回路CCは、各記録ヘツドL1〜nに流すパルス電流
の方向を、あらかじめ記録データWPD1〜nによつて決め
ておき、その上でｎ個のゲート信号WG1〜nを順次オンす
るようにして、パルス電流を供給するように動作する。
の方向を、あらかじめ記録データWPD1〜nによつて決め
ておき、その上でｎ個のゲート信号WG1〜nを順次オンす
るようにして、パルス電流を供給するように動作する。
本発明によれば、各ヘツドに流れる電流の時間的なず
れは、高々１データ周期であり、ほぼ同時にｎ個のヘツ
ドを記録しているとみなせ、マルチヘツドの同時記録が
容易に実現できる。
れは、高々１データ周期であり、ほぼ同時にｎ個のヘツ
ドを記録しているとみなせ、マルチヘツドの同時記録が
容易に実現できる。
尚、本実施例では異なつたデイスク面上の複数のヘツ
ドを同時に駆動する場合について示したが、同一デイス
ク面上で複数のヘツドを設けても、本実施例と同様に実
施できることは明らかである。
ドを同時に駆動する場合について示したが、同一デイス
ク面上で複数のヘツドを設けても、本実施例と同様に実
施できることは明らかである。
本発明によれば、パルス電流を記録ヘツドに供給する
トランジスタのコレクタ端子電圧が、パルス電流のオフ
時に生じるフライバツク電圧によつて急激に上昇して、
CE耐圧を超えるのを防止でき、信頼性の高い電流駆動回
路を構成できる。
トランジスタのコレクタ端子電圧が、パルス電流のオフ
時に生じるフライバツク電圧によつて急激に上昇して、
CE耐圧を超えるのを防止でき、信頼性の高い電流駆動回
路を構成できる。
第１図は本発明の原理を示す図、第２図は本発明の第一
の実施例を示す図、第３図は第２図の動作を示す図、第
４図は第一の実施例のヘツド端子電圧の低電圧側のクラ
ンプ回路の電源回路の一例を示す図である。第５図は本
発明の第二の実施例を示す図、第６図は第５図の動作を
示す図である。第７図は本発明の第三の実施例を示す
図、第８図は本発明の第四の実施例を示す図、第９図は
本発明の第五の実施例を示す図、第10図は本発明の第六
の実施例を示す図、第11図は本発明の第七の実施例を示
す図である。また、第12図は並列ダイオードクランパを
用いた従来例を示す図、第13図は従来例の並列ダイオー
ドクランプの電源回路を示す図、第14図はもう一つの従
来例を示す図である。第15図は従来のパルス電流駆動回
路を示す図、第16図は本発明のデイスク装置の一実施例
の構成図である。 L,L1，L2…記録ヘツド、D1，D3…電位検出用ダイオー
ド、V1，V3…フローテイング定電圧源、I …電流源、IP
…パルス電流、WD1，WD2…電流方向制御用入力端子、V
CC，VEE,V…定電圧源、Q1，Q2…電流駆動用トランジス
タ、D2，D4，DC1〜DCn…ダイオード、DZ1，DZ2…ツエナ
ーダイオード、RDZ1，RDZ2，R1〜R6…抵抗、IWD1，IWD2
…電圧制御電流源、CLP…並列ダイオードクランパ。
の実施例を示す図、第３図は第２図の動作を示す図、第
４図は第一の実施例のヘツド端子電圧の低電圧側のクラ
ンプ回路の電源回路の一例を示す図である。第５図は本
発明の第二の実施例を示す図、第６図は第５図の動作を
示す図である。第７図は本発明の第三の実施例を示す
図、第８図は本発明の第四の実施例を示す図、第９図は
本発明の第五の実施例を示す図、第10図は本発明の第六
の実施例を示す図、第11図は本発明の第七の実施例を示
す図である。また、第12図は並列ダイオードクランパを
用いた従来例を示す図、第13図は従来例の並列ダイオー
ドクランプの電源回路を示す図、第14図はもう一つの従
来例を示す図である。第15図は従来のパルス電流駆動回
路を示す図、第16図は本発明のデイスク装置の一実施例
の構成図である。 L,L1，L2…記録ヘツド、D1，D3…電位検出用ダイオー
ド、V1，V3…フローテイング定電圧源、I …電流源、IP
…パルス電流、WD1，WD2…電流方向制御用入力端子、V
CC，VEE,V…定電圧源、Q1，Q2…電流駆動用トランジス
タ、D2，D4，DC1〜DCn…ダイオード、DZ1，DZ2…ツエナ
ーダイオード、RDZ1，RDZ2，R1〜R6…抵抗、IWD1，IWD2
…電圧制御電流源、CLP…並列ダイオードクランパ。
Claims (7)
- 【請求項１】磁気ヘッドにパルス状の電流を供給する磁
気記録装置の電流駆動回路において、電流のオフ時に電
流をスイッチする第１のトランジスタのベース電位をコ
レクタ電位の上昇にあわせてあげる手段を設けて、第１
のトランジスタのCE耐圧を保護するようにしたことを特
徴とする電流駆動回路。 - 【請求項２】特許請求の範囲第１項の電流駆動回路のベ
ース電位上昇手段において、第１のトランジスタのコレ
クタとベース間に、アノードを第１のトランジスタに接
続した第１のダイオードと、第１のダイオードのカソー
ドに＋極性側を接続し、一極性側を第１のトランジスタ
のベース端子に接続した第１の定電圧源の直列回路を設
けると共に、第１のトランジスタのベースを第１の抵抗
を介して第１のトランジスタのベース電位より低い第１
の定電位に接続し、更に第２のダイオードのカソードを
接続し、第２のダイオードのアノードを介して第１のト
ランジスタのベース電位を制御するようにしたことを特
徴とする電流駆動回路。 - 【請求項３】特許請求の範囲第２項の電流駆動回路にお
いて、第２のダイオードの代わりに第２のトランジスタ
を用い、第２のトランジスタのコレクタを第２の定電位
に、エミッタを第１のトランジスタのベースに接続し、
第２のトランジスタのベースを介して第１のトランジス
タのベース電位を制御するようにしたことを特徴とする
電流駆動回路。 - 【請求項４】特許請求の範囲第２項の電流駆動回路にお
いて、第１の定電圧源にダイオードの直列回路、又は定
電圧ダイオードを用いたことを特徴とする電流駆動回
路。 - 【請求項５】特許請求の範囲第２項の電流駆動回路にお
いて、第１の定電圧源に、第３のトランジスタ、第２、
第３の抵抗を用い、第３のトランジスタのコレクタを第
１のダイオードのカソードに接続すると共に、エミッタ
を第１のトランジスタのベースに、第２の抵抗を第３の
トランジスタのベースとエミッタ間に、第３の抵抗を第
３のトランジスタのベースとコレクタ間にそれぞれ接続
した回路を用いることを特徴とする電流駆動回路。 - 【請求項６】磁性体を付着させた１以上のディスクと、
該ディスクをその中心に回転軸として回転せしめる手段
と、上記ディスクに情報を記憶するため上記ディスク上
に配置される磁気ヘッドと、該磁気ヘッドを保持するア
ームと、上記磁気ヘッドにパルス状の電流を供給する電
流駆動回路を有する磁気ディスク装置において、上記電
流駆動回路は、電流のオフ時に電流をスイッチする第１
のトランジスタのベース電位がコレクター電位の上昇に
あわせて上昇するように構成されていることを特徴とす
る磁気ディスク装置。 - 【請求項７】磁気記録媒体と、該磁気記録媒体に情報を
記録するための少なくとも１の磁気ヘッドと、該磁気ヘ
ッドにパルス状の駆動電流を供給する電流駆動回路と、
上記記録媒体と磁気ヘッドを相対的に移動せしめる手段
を有する磁気記録装置において、上記電流駆動回路は、
上記磁気ヘッドにコレクタ端子を接続した電流駆動用ト
ランジスタと、該トランジスタのコレクタ電位を検出す
る手段と、該手段の出力に接続した定電圧発生手段と、
該定電圧発生手段の出力で上記トランジスタのベース電
圧を制御する手段を有することを特徴とする磁気記録装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19410689A JP2771267B2 (ja) | 1989-07-28 | 1989-07-28 | 電流駆動回路及びこれを用いた磁気デイスク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19410689A JP2771267B2 (ja) | 1989-07-28 | 1989-07-28 | 電流駆動回路及びこれを用いた磁気デイスク装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0359804A JPH0359804A (ja) | 1991-03-14 |
| JP2771267B2 true JP2771267B2 (ja) | 1998-07-02 |
Family
ID=16319035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19410689A Expired - Fee Related JP2771267B2 (ja) | 1989-07-28 | 1989-07-28 | 電流駆動回路及びこれを用いた磁気デイスク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2771267B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2135267C (en) * | 1994-02-10 | 2008-02-26 | Sadao Nishibori | Synthetic wood meal, method and apparatus for manufacturing the same; synthetic wood board including the synthetic wood meal, method and apparatus of extrusion molding therefor |
| JP3658714B2 (ja) * | 1996-02-09 | 2005-06-08 | アイン興産株式会社 | 木質合成板の模様形成方法 |
-
1989
- 1989-07-28 JP JP19410689A patent/JP2771267B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0359804A (ja) | 1991-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |