KR900003597B1 - 헤드 절환 회로 - Google Patents

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KR900003597B1
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야쓰오미 나미끼
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니뽕빅터 가부시끼가이샤
이노우에 도시야
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Abstract

내용 없음.

Description

헤드 절환 회로
제 1 도 및 제 3 도는 각각 본 발명 회로의 각 실시예를 나타내는 회로도.
제 2a, 2b도 및 제 4a, 4b 도는 각각 제 1 도 및 제 3 도에 도시된 회로의 동작 설명용 신호 파형도.
제 5 도는 종래 회로의 한예를 표시하는 회로도.
제 6a, 6b 도는 제 5 도에 도시된 회로의 동작 설명용 신호 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기록 재생헤드 2 : 바어어스 전압 입력단자
5 : 기록 신호 입력단자 8, 11 : 스위치 회로
13,18,26 : 모드 신호 입력단자 21 : 프리앰프
22 : 재생신호 출력단자 25 : 제1스위치 회로
27 : 제2스위치 회로 28,30 : 제3스위치 회로
X1, X2, X4, Q1내지 Q4: NPN트랜지스터
X3, Q5내지 Q11: PNP트랜지스터 R1내지 R19저항
본 발명은 헤드 절환회로에 관한 것으로써, 특히 기록시에 바이어스 전압등의 극히 높은 피크피크치의 전압을 인가하는 헤드를, 재생시에는 재생헤드로서도 겸용할수 있도록, 헤드의 일단과 타단을 절환하는 헤드절환회로에 관한 것이다.
제 5 도는 종래의 헤드 절환회로의 한 예의 회로도를 표시한다. 이 도면중, 기록 재생헤드(1)의 일단에는, 기록 모드시에 입력단자(2)로부터 콘덴서(3) 및 가변저항(4)을 각각 직렬로 거쳐서 바이어스 전압이 인가됨과 동시에, 입력단자(5)로부터 기록신호(예컨대 음성신호)가 인가된다. 기록 재생헤드(1)의 이 일단은, 또한 스위치회로(8) 및 (11)을 각각 직렬로 거쳐서 전원단자(12)와 모드 신호 입력 단자(13)에 각각 접속되어있다. 스위치회로(8)는 에미터가 공통 접속된 NPN트랜지스터(X1,X2)와, 트랜지스터(X1,X2)의 베이스 저항(9,10)으로 구성된다. 또한 스위치회로(11)는 전원단자(12)에 에미터가 접속되고, 상기 베이스 저항(9,10)에 각각 콜렉더가 접속된 PNP트랜지스터(X3)와, 모드 신호 입력단자(13)에 저항(16,17)의 저항 분압회로를 통해서 접속된 NPN트랜지스터(X4)와, 트랜지스터(X3)의 베이스·에미터간에 접속된 저항(14)과, 트랜지스터(X3)의 베이스와 트랜지스터(X4)의 콜렉터를 접속하는 저항(15)으로 형성된다.
기록 모드시에는 입력단자(13)에 입력하는 제1모드 신호가 로우 레벨로 되어지기때문에 트랜지스더(X4)가 오프로 되고, 이에 의하여 트랜지스터(X3)의 베이스에는 전원단자(12)로부터의 직류 전압(Vcc)이 저항(14)을 거쳐서 인가되므로 트랜지스터(X4)도 오프로 된다. 트랜지스터(X4)의 오프에 의해, 트랜지스터(X1,X2)도 각각 오프로 되어진다.
다른 한편, 기록 모드시에는 입력단자(18)에 입력하는 제2모드 신호가 하이 레벨로 되어지기 때문에, 이 하이 레벨의 신호가 저항(19,20)으로 형성되는 회로에 의해 분압되어서 NPN트랜지스터(X5)의 베이스에 인가되고, 이것을 온으로 한다. 트랜지스터(X5)의 콜렉터는 기록 재생모드(1)의 타단에 접속되고, 그 에미터는 접지되어 있다. 따라서, 기록 모드시에는 기록 재생헤드(1)의 타단이 트랜지스터(X5)의 온에 의해 거의 접지 레벨로 되어지므로, 입력단자(5)로 부터의 기록 신호가 입력단자로부터의 바이어스 전압과의 중첩신호가 기록 재생헤드(1)의 일단에 인가되어서, 이 헤드(1)에 의해 자기 테이프등의 기록매체(도시하지 않음)에 상기 기록 신호가 기록된다.
또 한편, 재생모드시에는 상기 제1모드 신호가 하이 레벨, 제2모드 신호가 로우 레벨로 된다. 이에 따라, 트랜지스터(X1내지 X4)가 각각 온으로 되기 때문에, 기록 재생헤드(1)의 일단이 거의 접지 레벨로 되고, 또한, 이와 동시에 트랜지스터(X5)가 오프로 되어지므로, 기록 매체의 기록 신호가 기록 재생헤드(1)에 의해 재생되어서, 그 재생 신호가 기록 재생헤드(1)의 타단에서 프리앰프(21)를 통해서 출력단자(22)로 출력된다.
여기에서, 기록모드시에 트랜지스터(X1,X2)가 고임피던스 상태로 되어 있지 않으며 아니되므로, 예컨대 제 6a 도에 I로 표시하는 것과 같이 40Vp-p라는 큰진폭의 바이어스 전압이 트랜지스터(X1)의 콜렉터에 가해지면 트랜지스터(X1,X2)에는 이것에 견딜수 있는 고 내압의 트랜지스터가 필요해진다. 이 경우 트랜지스터(X3)의 콜렉터에는 제 6a 도에 III으로 표시하는 바와같이 전압이 생기고, 또한 트랜지스터(X1,X2)의 에미터에는 제 6a 도에 II로 표시하는 것과 같은 전압이 생긴다. 또한, 이 기록모드시에는 제 6b 도에 V로 표시하는 것과 같은 로우 레벨의 전압이 트랜지스터(X4)의 베이스에 가해지므로서, 트랜지스터(X3,X4)가 각각 오프로되므로, 트랜지스터(X3)의 에미터 및 베이스의 각각에는, 전원전압(Vcc)이 인가되고, 에미터 콜렉터간에는 최대로 제 6b 도에 IV로 표시하는 바와같은 전위차(VCE)가 발생한다. 따라서, 전원전압(Vcc)를 12V,III에 표시하는 콜렉터 전압의 퇴소치( 바이어스 전압의 최소치)를 상기 기술된 바와같이-20V로 하면, 상기 전원차(VCE)는 32V로 된다.
따라서, 기록모드시에는 트랜지스터(X3)에 고내압의 트랜지스터가 필요하나, 스위치회로(8,l1)을 개별부품으로 구성한 경우 또는 헤드 스위칭 전용의 고내압 프로세스의 IC(집적회로)로 구성한 경우는 실용상 지장없이 헤드 절환이 가능하다.
그런데, 보다 저가격화 하기 위해서 상기 헤드 절환회로만이 아니고, 프리앰프(21)를 포함한 신호 처리회로도 하나의 IC내에 조립시키고져 하면, 이 IC는 고내압 프로세스가 아니기 때문에, IC화 할수가 없다는 문제점이 발생한다.
본 발명은 기록 재상 헤드의 바이어스 전압을 공급받는 쪽의 한쪽 끝에 접속하고, 기록시에 고임피던스로 되는 제1스위치 회로의 제어입력단자의 전위와, 직류 전원 전압과의 사이의 전원차를 2개의 스위치 회로를 설치하여 각각으로 분할하여 유지시키므로서, 상기 문제점을 해결한 헤드 절환회로를 제공하는 것을 목적으로 한다.
본 발명을 이루는 헤드 절환회로는 제l내지 제3스위치 회로로 구성된다. 제1스위치회로는 기록 재생헤드의 일단에 그 출력단이 접속되어 있으며, 그 제어단자의 입력 신호에 의해 기록모드시는 바이어스전압 및 기록 신호를 기록 재생헤드의 한끝에 공급할 고임피던스로 되고, 재생 모드시에는 저임피던스로 된다. 제 2스위치 회로는 직류 전원 전압과 기록 재생모드 신호가 각각 공급되고, 기록 모드시에는 그 출력단이 고임피던스로 되고, 재생 모드시에는 그 출력단이 직류전원 전압과의 사이에서 저임피던스로 된다. 제 3스위치 회로는 제 2스위치 회로의 출력단에 그 입력단자가 접속되고, 그 입력 단자가 임피던스 소자를 거쳐서 접지되고, 또 다시 그 출력단이 상기 제1스위치 회로의 제어단자에 접속되어 있으며, 제2스위치 회로의 출력단이 고임피던스인때에 제 1스위치 회로를 고임피던스로 제어하도록 고임피던스로 되며, 제 2스위치 회로의 출력단이 직류 전원 전압과의 사이에서 저임피던스시에 그 출력단이 저 임피던스로 되어 제1스위치회로를 저임피던스로 제어하도록, 그 입력단자의 입력 신호 레벨에 의해 제어된다.
상기 제2스위치회로에서 그 입력단과 그 출력단 사이의 전위차는 직류 전원 전압값 정도이다. 이 직류전원 전압은 통상, 바이어스 전압의 1/3정도 이하이므로, 제2스위치 회로를 구성하는 스위칭소자로서는 종래보다도 저내압의 것을 사용할 수 있다. 또한, 상기 제3스위치 회로는 그 입력단과 출력단과의 사이의 레벨차가 신호 접지 레벨에서 바이어스 전압의 최소값과 거의 동등한 값이다. 따라서, 직류 전압에서 바이어스 전압의 최소값의 차와 거의 같은 레벨차는, 상기 제1및 제2스위치 회로에 의해 분할하여 유지하여지게된다. 이하, 본 발명의 각 실시예에 대해서 설명한다.
제 1 도는 본 발명 회로의 제1실시예의 회로도를 표시한다. 이 도면중, 제 5 도와 동일 구성 부분에는 동일 부호를 붙이고, 그 설명을 생략한다. 제 1 도에 있어서, 기록 재생헤드(1)의 바이어스 전압 및 기록 신호가 각각 공급되는 쪽의 일단과 접지간에는, 4개의 저항(R1내지 R4)이 직렬로 접속되어져 있다. 저항(R1내지 R4)의 각 양단은, 대응하여 설치된 4개의 NPN트랜지스터(Q1내지 Q4)의 콜렉터, 에미터에 각각 접속되어 있다. 트랜지스터(Q1)의 콜렉터는 기록재생 헤드(1)의 일단에 접속되고, 트랜지스터(Q4)의 에미터는 접지되어 있다. 트랜지스터(Q1내지 Q4) 및 저항(R1내지 R4)는 제 1스위치 회로(25)를 구성하고 있다. 한편, PNP트랜지스터(Q'5)는 에미터가 직류전원전압(Vcc)의 입력단자(12)에 접속되는 한편, 저항(R5)을 거쳐서 베이스에 접속되어 있다. 또한 트랜지스터(Q5)의 베이스와 저항(R5)의 접속점과 모드신호 입력단자(26)사이에는 저항(R6)이 접속되어 있다. 트랜지스터(Q9), 저항(R5, R6)은 제2스위치 회로(27)를 구성하고 있다.
또한 제 2위치회로(27)의 출력단인 트랜지스더(Q5)의 콜렉터는, 제 3스위치회로(28)의 입력단인 PNP트랜지스터(q6)의 에미터에 접속되어 있다. 또한 트랜지스터(Q6)의 에미터는 저항(Q7)을 거쳐서 그 베이스에 접속되어 있다. 트랜지스터(Q6)의 베이스와 저항(R7)과의 접속접은 저항(R8)을 거쳐서 접지되어 있다.
따라서, 제 3스위치 회로의 입력단인 트랜지스터(Q6)의 에미터는 저항(R7, R8)을 거쳐서 접지되어 있다. 트랜지스터(Q6), 저항(R7, R8)은 제 3스위치회로(38)를 구성하고 있으며, 그 출력단인 트랜지스터(Q6)의 콜렉터는 역류 방지용 다이오드(D1내지 D4) 및 저항(R1내지 R12)를 직렬로 거쳐서 트랜지스터(Q1내지 Q4)의 베이스에 따라 따로 접속되어 있다.
위와같은 구성의 제1실시예에 있어서, 기록모드시에는 입력단자(26)에 들어오는 하이 레벨의 모드신호에 의해 트랜지스터(Q5)는 오프(고임피던스 상태)로 된다. 따라서, 트랜지스더(Q5)의 에미터 전위와 베이스전위는 제 2b 도에 i, j로 표시하는 것과 같여, 직류 전원전압(Vcc)과 같다. 예컨대 12V로 된다. 또한, 트랜지스더(Q5)의 오프에 의해, 트랜지스터(Q6)의 에미터 전위와 베이스 전위는 제 2b 도에 g, h로 각각 표시하는 것과 같이 저항(R7, R8)의 작용으로 영볼트(접지레벨)로 되기 때문에, 트랜지스터(Q6)도 오프(고임피던스)로 된다. 따라서, 트랜지스터(Q5)의 콜렉터· 에미터간 전압(VCE5)은, 제 2b 도에 표시하는 것과 같이 +12V로 되므로, 트랜지스터(Q5)로서 예컨데 20V정도의 내압이 낮은 트랜지스터를 사용할 수가 있다.
또다른 한편, 이 기록 모드시에는 입력단자(2)로 부터의 예컨대 제 2a 도에 표시하는 40Vp-p의 바이어스전압(a)이 트랜지스터(Q1)의 콜렉터에 인가된다. 이 바이어스전압(a)은 저항(R1내지 R4)에 의해 저항 분압되어서, 트랜지스터(Q2)의 콜렉터에는 제 2a 도에 b로 표시하는것과같이 예컨대 30Vp-p정도의 교류 전압으로 되어서 인가되고, 동일하게 트랜지스터(Q3, Q4)의 각 콜렉터에는 제 2a 도에 c,d로 표시하는 것과 같이 예컨대 20Vp-p정도,10Vp-p정도의 교류 전압으로 되어서 인가된다. 이에 따라, 트랜지스터(Q1)의 베이스에는 제 2a 도에 e로 표시하는 것과 같은 부전압이 밸상하고, 이 부전압 e로 표시하는 것과 같은 부전압이 발생하고, 이 부전압 e는 마이오드(D1)의 순방향 강하 전압분(예컨대 0.6V정도)만큼 정방향으로 레벨시셉프되어서, 제 2b 도에 f로 표시하는 것과 같은 부전압으로 되어서 트랜지스터(Q6)의 콜렉터에 공급된다. 따라서, 트랜지스터(Q6)의 콜렉터· 에미터간 전압(VCEb)은 제 2b 도에 표시되는 것과 같이-19.4Vp-p정도로 되고, 트랜지스터(Q6)로서 내압이 낮은(예컨대 20V정도) 트랜지스터를 사용할 수가 있다.
또 역시, 제 1 도에 있어서, 재생 모드시에는 입력단자(26)의 입력모드 신호가 로우 레벨로 되어 트랜지스터(Q5)를 온으로 하기 때문에, 트랜지스터(Q5)의 콜렉터가 직류 전원전압(Vcc)과의 사이에서 저임피던스로 되고, 직류 전원전압(Vcc)은 트랜지스터(Q5)의 에미터 콜렉터를 거쳐서 트랜지스터(Q6)의 에미터가 인가됨과 동시에, 저항(R7, R8)에 의해 저항분압 되어서, 트랜지스터(Q6)의 베이스에 인가되고, 트랜지스터(Q6)의 베이스 전위가 그 에미터 전위나 임계치보다도 저레벨로 되기 때문에, 트랜지스터(Q6)가 온으로 된댜. 이에 따라, 트랜지스터(Q1내지 Q4)의 각 베이스에는 트랜지스터(Q6)의 콜렉터보다 하이 레벨의 전압이 인가되기 때문에, 트랜지스터(Q1내지 Q4)도 각각 온으로 된다.
다음에 본 발명 회로의 제 2실시예에 대해 제 3 도 및 제 4 도와 함께 설명한다. 제 3 도중, 제 1 도와 동일 구성분에는 동일부호를 붙이고, 그 설명을 생략한다. 제 3 도에 있어서, 제3스위치회로(30)는 베이스가 공통 접속되어서 저항(R19)을 거쳐 접지된 5개의 PNP트랜지스터(Q7내지 Q11)와, 트랜지스터(Q7내지 Q11)의 각 에미터와 트랜지스터(Q5)의 콜렉터와의 사이에 접속된 저항(R14내지 R18)과, 트랜지스터(Q5)의 콜렉터와 접지간에 접속된 저항(R13)으로 형성된다. 트랜지스터(Q7)의 콜렉터는 역류 방지용 겸 레벨 시프트용의 6개의 다이오드(D5내지 D10)를 직렬로 트랜지스터(Q1)의 베이스에 접속시킨다. 트랜지스터(Q8내지Q10)의 각 콜렉터는 역류 방지용 다이오드(D2내지 D4)의 각 양극에 접속되어 있다. 또다시 트랜지스터(Q11)의 콜렉터는 그 베이스에 접속되어 있다.
기록 모드시에는 트랜지스터(Q5)가 오프로 되므로(제2스위치회로(27)의 출력끝이 고임피던스로 되므로), 트랜지스터(Q7내지 Q11)의 베이스 전위 및 에미터 전위는 각각 접지 레벨로 되어, 트랜지스터(Q7내지 Q11)은 모드 오프로 된다. 따라서, 트랜지스더(Q1내지 Q4)도 각각 오프로 된다. 기록모드시에 제 4a 도에 a로 표시되는 40Vp-p)의 바이어 전압이 트랜지스터(Q1)의 콜렉터에 인가되므로서, 오프 상태의 트랜지스터(Q1)의 베이스로 끌어내어지는 제 4a 도에 e로 표시하는 바와같은 부전압은, 6개의 다이오드(D5내지 D10)에 의해 약 3.6 V(=0.6V×6)정도 정방향으로 레벨 시프트되어서 제 4b 도에 K로 표시하는 것과 같은 부전압으로서 트랜지스터(Q7)의 콜렉터에 인가된다.
이에따라, 트랜지스터(Q7)의 콜렉터·에미터간전압(VCE7)은 제 4b 도에 표시하는 바와같이 약 -16.4Vp-p정도로 되고, 20V정도의 내압이 낮은 트랜지스터(Q7)를 사용할 수 있다. 또한, 트랜지스터(Q5)의 콜렉터 에미터간 전압(VCE5)는 제 4b 도에(VCE5)로 표시하는 바와같이 된다. 여기에서, 트랜지스터.(Q-내지 Q11)중 가장 내압이 문제로 되는 것은, 트랜지스터(Q7)이기 때문에, 본 실시예에서는 6개의 다이오드(D5내지 D10)을 직렬 접속하여 1개의 다이오드의 순방향 강하 전압의 6배의 전압분정 방향으로 레벨 시프트 하고 있다. 이에따라, 트랜지스터(Q7)의 내압을, 보다 적게할 수가 있다. 따라서, 트랜지스터(Q7)의 콜렉터와 트랜지스터(Q1)의 베이스 사이에 접속되어 레밸 시프트용겸 역류 방지용의 다이오드의 갯수가 많을수록 트랜지스터(Q7)의 내압을 낮게할 수가 있으나 지나치게 많게 하면, 재생모드시에 트랜지스터(Q7)의 출력 콜렉터전류에 의해 트랜지스터(Q1)가 온으로 되지 않게 되어 버린다. 따라서, 상기 다이오드의 수(레벨시프트량)는 트랜지스터(Q1내지 Q4)를 재생모드시에 온시킬때에, 트랜지스터(Q1내지 Q4)를 온시키기 위한 베이스전류를 충분히 통할 정도의 갯수(레벨스프트량)로 선정된다.
또한 제 4b 도는 제 2a 도와 동일하며, 제 4b 도의(VCE5)는 제 2b 도의(VCE5)와 동일하다.
또한, 제1스위치회로(25)는 제 5 도에 표시한 스위치회로(8)를 사용할 수도 있다.
상술하는 바와같이, 본 발명에 의하면, 기록모드시에 고임피던스로 되어 바이어스 전압과 기록신호를 기록 재생헤드의 일단에 공급하여 제1스위치 회로의 제어 단자에 나타나는 신호레벨과, 직류 전원 전압과의 차의 레벨을, 제2및 제3스위치 회로에 의해 분할하고 있으므로, 예컨대 20V정도의 저내압의 스위칭 소자를 사용해서 구성할 수가 있고, 따라서 프리앰프등 신호처리 회로를 포함해서 IC화 하는 경우에 가장 알맞는 회로 구성인점등의 특징을 갖는 것이다.

Claims (3)

  1. 기록 재생 헤드(1)의 일단과 접지 사이에 직렬 접속되는 복수의 임피던스 소자(저항 R1내지 저항 R4)와, 상기 복수의 임피던스 소자(저항 R1내지 저항 R4)각각의 양단에 접속되는 제1의 단자(콜렉터 단자) 및 제2의 단자(에미터 단자)를 각각 구비한 복수의 스위칭 소자(트랜지스터 Q1내지 트랜지스터 Q4)를 구비하는 제1스위치 회로(25)와, 전압이 공급되는 전원단자(12)와, 기록 재생모드 신호가 공급되는 모드신호 입력단자(26)와, 상기 전압이 공급되는 제2의 단자(에미터단자)와, 상기 기록 재생 모드 신호가 공급되는 제3의 단자(베이스 단자)를 구비한 스위칭 소자(트랜지스터 Q5)를 구비하는 제2스위치회로(27)와, 상기 제2스위치 회로(27)의 스위칭 소자(트랜지스터 Q5)의 제1의 단자(콜렉터단자)에 접속되는 제2의 단자(에미터단자)와, 접지되는 제3의 단자(베이스 단자)와, 상기 제1스위치회로(25)의 복수의 스위칭 소자(트랜지스터 Q1내지 트랜지스터 Q4)의 제3의 단자(베이스 단자)에 각각 접속되는 제l의 단자(콜렉터 단자)를 구비한 스위칭 소자(트랜지스터 Q6혹은 트랜지스터 Q7내지 트랜지스터 Q10)인 제3스위치회로(28혹은 30)로 구성되여, 기록시, 제1상태(하이 레벨)로 되는 상기 기록 재생 모드 신호에 의해, 상기 제2스위치회로(27)의 스위칭소자(트랜지스터 Q5), 상기 제3스위치회로(28 혹은 30)의 스위칭 소자(트랜지스터Q6혹은 트랜지스터 Q7내지 트랜지스터 Q10)및 상기 제1스위치회로(25)의 복수의 스위칭 소자(트랜지스터 Q1내지 트랜지스터 Q4)는 오프 상태로 되어, 상기 기록 재생헤드(1)로 바이어스 전압 및 기록 신호가 공급되어서 기록 동작이 가능하며, 재생시, 제2상태(로우레벨)로 되는 상기 기록 재생 모드 신호에 의해, 상기 제2스위치회로(27)의 스위칭소자(트랜지스터 Q5), 상기 제3스위치 회로(28 혹은 30)의 스위칭 소자(트랜지스터 Q6혹은 트랜지스터 Q7내지 트랜지스터 Q10) 및 상기 제1스위치 회로(25)의 복수의 스위칭소자(트랜지스터 Q1내지 트랜지스터 Q4)는 온 상태로 되어, 상기 기록 재생헤드(1)는 재생 동작이 가능해지는 것을 특징으로 하는 헤드 절환회로.
  2. 기록 재생헤드(1)의 일단과 접지 사이에 각각 접속되는 제1의 단자(콜렉터 단자)와, 공통 접속되는제2의 단자(에미터단자)와 공통 접속되는 제3의 단자(베이스단자)를 구비한 복수의 스위칭소자(트랜지스터 X1, X2)를 구비하는 제1스위치회로(8)와, 전압이 공급되는 전원단자(12)와, 기록 재생 모드 신호가 공급되는 모드 신호 입력단자(26)와, 상기 전압이 공급되는 제2의 단자(에미터 단자)와, 상기 기록 재생 모드 신호가 공급되는 제3의 단자(베이스단자)를 구비한 스위칭 소자(트랜지스터 Q5)를 구비하는 제2스위치 회로(27)와, 상기 제2스위치 회로(27)의 스위칭 소자(트랜지스터 Q5)의 제1의 단자(콜렉터 단자)에 접속되는 제2의 단자(에미터 단자)와, 접지되는 제3의 단자(베이스 단자)와, 상기 제1스위치 회로(8)의 복수의 스위칭소자(트랜지스터 X1, X2)의 제3의 단자(베이스 단자)에 각각 접속되는 제1의 단자(콜렉터단자)를 구비한 스위칭 소자(트랜지스터 Q6혹은 트랜지스터 Q7내지 트랜지스터 Q10)인 제3스위치 회로(28 혹은 30)로 구성되여, 기록시, 제1상태(하이레벨)로 되는 상기 기록 재생 모드 신호에 의해, 상기 제2스위치 회로(27)의 스위칭 소자(트랜지스터 Q5), 상기 제3스위치 회로(28 혹은 30)의 스위칭 소자(트랜지스터 Q6혹은 트랜지스터 Q7내지 트랜지스터 Q10)및 상기 제1스위치 회로(8)의 복수의 스위칭 소자(트랜지스터 X1,X2)는 오프상테로 되어, 상기 기록 재생 헤드(1)로 바이어스 전압 및 기록 신호가 공급되어서 기록동작이 가능하며, 재생시, 제2상태(로우레벨)로 되는 상기 기록 재생 모드 신호에 의해, 상기 제2스위치 회로(27)의 스위칭소자(트랜지스터 Q5), 상기 제3스위치 회로(28 혹은 30)의 스위칭 소자(트랜지스터 Q6혹은 트랜지스터 Q7내지 트랜지스터 Q10)및 상기 제1스위치 회로(8)의 복수의 스위칭 소자(트랜지스터 X1,X2)는 은 상태로 되어, 상기 기록 재생 헤드(1)는 재생 동작이 가능해지는 것을 특징으로 하는 헤드 절환회로.
  3. 제 1 또는 2 항에 있어서, 상기 제1스위치 회로(25 혹은 8)의 복수의 스위칭 소자(트랜지스터 Q1내지 트랜지스터 Q4혹은 트랜지스터 X1,X2)의 제3의 단자(베이스단자)와, 상기 제3스위치 회로(28 혹은 30)와 스위칭 소자(트랜지스터 Q6혹은 트랜지스터 Q7내지 트랜지스터 Q10)사이에, 재생시, 상기 제1스위치회로(25 혹은 8)의 복수의 스위칭 소자(트랜지스터 Q1내지 트랜지스터 Q4혹은 트랜지스터 X1,X2)를 온상태로 하는데에 충분한 전류를 공급하는 복수의 레벨 시프트용 다이오드(다이오드 D1내지 다이오드 D4, 다이오드 D2내지 다이오드 D4, 다이오드 D5내지 다이오드 D10, 혹은 다이오드 D1, 다이오드 D5내지 다이오드 D10)가 접속되어 있는 것을 특징으로 하는 헤드 절환 회로.
KR1019850008093A 1984-12-13 1985-10-31 헤드 절환 회로 KR900003597B1 (ko)

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