JPH0485800A - Ｒｏｍのテスト回路 - Google Patents
Ｒｏｍのテスト回路Info
- Publication number
- JPH0485800A JPH0485800A JP2199636A JP19963690A JPH0485800A JP H0485800 A JPH0485800 A JP H0485800A JP 2199636 A JP2199636 A JP 2199636A JP 19963690 A JP19963690 A JP 19963690A JP H0485800 A JPH0485800 A JP H0485800A
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- Pending
Links
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- 230000014759 maintenance of location Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 5
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 abstract 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000001174 ascending effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路のテスト回路に関し、特に、外部要
因により、アドレスの変化するＲＯＭを内蔵したワンチ
ップマイクロコンピュータのテスト回路に関する。
因により、アドレスの変化するＲＯＭを内蔵したワンチ
ップマイクロコンピュータのテスト回路に関する。
従来のワンチップマイクロコンピュータは、内蔵される
ＲＯＭのアドレスとデータが対応していることを検査す
るためのテスト回路を有している。
ＲＯＭのアドレスとデータが対応していることを検査す
るためのテスト回路を有している。
これは一般に０番号から最終番地までを１ずつ加算し、
読み出したＲＯＭのデータの期待値照合を行う方法がと
られる。
読み出したＲＯＭのデータの期待値照合を行う方法がと
られる。
この場合のアドレスを加算する手段としては、アドレス
空間分のバイナリ・カウンタ又は、全加算器が使用され
、外部要因の影響を禁止することが一般に行なわれる。
空間分のバイナリ・カウンタ又は、全加算器が使用され
、外部要因の影響を禁止することが一般に行なわれる。
第３図は、従来のＲＯＭのテスト回路である。
ｎビットのアドレス入力を持つＲＯＭＩは、第１のマル
チプレクサ２に上位ｉビットが第２のマルチプレクサ３
に下位にビットが接続される。第１のマルチプレクサ２
には、第１の外部要因４トｎビツトカウンタ５の上位ｉ
ビットが入力され、テスト端子がＬのとき外部要因４が
選択され、テスト端子Ｈのときカウンタ５が選択される
。第２のマルチプレクサ３には、第２の外部要因ａト、
ｎヒツトカウンタ５の下位にビットが入力され、第１の
外部要因が定められた条件を満足したとき、セレクト端
子にＬを出力し、第２の外部要因６が、条件を満足しな
いとき、セレクト端子にＨを出力し、カウンタ５が選択
される。
チプレクサ２に上位ｉビットが第２のマルチプレクサ３
に下位にビットが接続される。第１のマルチプレクサ２
には、第１の外部要因４トｎビツトカウンタ５の上位ｉ
ビットが入力され、テスト端子がＬのとき外部要因４が
選択され、テスト端子Ｈのときカウンタ５が選択される
。第２のマルチプレクサ３には、第２の外部要因ａト、
ｎヒツトカウンタ５の下位にビットが入力され、第１の
外部要因が定められた条件を満足したとき、セレクト端
子にＬを出力し、第２の外部要因６が、条件を満足しな
いとき、セレクト端子にＨを出力し、カウンタ５が選択
される。
第４図はＲＯＭのアドレスの飛びを示すアドレスマツプ
である。テスト端子がＬの場合、２にアドレスを一単位
（ページ）としてＲＯＭの読み出しを行ない、第１の外
部要因は通常００Ｈてあり、００Ｈ以外のとき、条件を
満足し、セレクト端子にＬを出力するとする。さらに第
２の外部要因６が３ＡＨであったとする。このとき、Ｒ
ＯＭのアドレスはＯＯＨから１ずつ増加し、第１の外部
要因がＯＩＨとなったとき、上位ｉビットがＯＩＨ１下
位にビットが３ＡＨというアドレスへ飛び、第１の外部
要因がＯＯＨになると、もとのページへもどるという動
作をする。このアトｌメス変化の組合せは、２°アドレ
スから２５アドレスをとる順列となり、その全ての期待
値を用意することはテスト装置の期待値パターン容量お
よびテスト時間の長大化のため実現できない。そこで、
テスト端子をＨとすると、カウンタ５の出力に従い、０
ＯＩ（から２°−１まで昇順にデータを読み比し、第１
及び第２の外部要因の影響を受けない。
である。テスト端子がＬの場合、２にアドレスを一単位
（ページ）としてＲＯＭの読み出しを行ない、第１の外
部要因は通常００Ｈてあり、００Ｈ以外のとき、条件を
満足し、セレクト端子にＬを出力するとする。さらに第
２の外部要因６が３ＡＨであったとする。このとき、Ｒ
ＯＭのアドレスはＯＯＨから１ずつ増加し、第１の外部
要因がＯＩＨとなったとき、上位ｉビットがＯＩＨ１下
位にビットが３ＡＨというアドレスへ飛び、第１の外部
要因がＯＯＨになると、もとのページへもどるという動
作をする。このアトｌメス変化の組合せは、２°アドレ
スから２５アドレスをとる順列となり、その全ての期待
値を用意することはテスト装置の期待値パターン容量お
よびテスト時間の長大化のため実現できない。そこで、
テスト端子をＨとすると、カウンタ５の出力に従い、０
ＯＩ（から２°−１まで昇順にデータを読み比し、第１
及び第２の外部要因の影響を受けない。
この従来のＲＯＭのテスト回路では、アドレスを加算し
、昇順に読み出す構成のため、アドレスが飛ぶ機能につ
いての検証は別に行う必要がある。
、昇順に読み出す構成のため、アドレスが飛ぶ機能につ
いての検証は別に行う必要がある。
また、外部要因の影響を禁止せす、アドレスを生成させ
る場合は、２ゞアドレスの読み出しを繰り返し読むこと
となり、その組み合わせにより、実際のＲＯＭのアドレ
ス数の数倍の照合を行なわなければならないという問題
がある。これは、アドレスが飛ばない領域については、
組合せの数だけ繰り返し読み出すというむだが発生する
ためである。
る場合は、２ゞアドレスの読み出しを繰り返し読むこと
となり、その組み合わせにより、実際のＲＯＭのアドレ
ス数の数倍の照合を行なわなければならないという問題
がある。これは、アドレスが飛ばない領域については、
組合せの数だけ繰り返し読み出すというむだが発生する
ためである。
さらに外部要因の組合せを最適化する作業は、ＲＯＭデ
ータが変わるたびに人手で行うため、従来のテスト回路
が期待値パターンを自動発生していたのに対し、多大な
工数が必要となるという問題がある。
ータが変わるたびに人手で行うため、従来のテスト回路
が期待値パターンを自動発生していたのに対し、多大な
工数が必要となるという問題がある。
本発明のＲＯＭのテスト回路は、第１の外部要因の値を
保持し、ＲＯＭの上位アドレスマツプを出力するラッチ
回路と、ＲＯＭの下位アドレスにビットを外部要因から
与えるか又はカウンタがら与えるかを選択するマルチプ
レクサと、ラッチ回路の保持期間を定めるにビットのカ
ウンタを備えている。
保持し、ＲＯＭの上位アドレスマツプを出力するラッチ
回路と、ＲＯＭの下位アドレスにビットを外部要因から
与えるか又はカウンタがら与えるかを選択するマルチプ
レクサと、ラッチ回路の保持期間を定めるにビットのカ
ウンタを備えている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のＲＯＭのテスト回路のブロ
ック図である。ｎビットのアドレス入力を持つ第１のＲ
ＯＭＩは、第１の外部要因４に上位アドレスマツプが、
マルチプレクサ３に下位アドレスにビットが接続される
。マルチプレクサ３には、第２の外部要因６とにビット
のカウンタ５が入力され、第１の外部要因４のｉビット
全てがＬのとき、カウンタ５がそれ以外のとき、第２の
外部要因６が選択される。
ック図である。ｎビットのアドレス入力を持つ第１のＲ
ＯＭＩは、第１の外部要因４に上位アドレスマツプが、
マルチプレクサ３に下位アドレスにビットが接続される
。マルチプレクサ３には、第２の外部要因６とにビット
のカウンタ５が入力され、第１の外部要因４のｉビット
全てがＬのとき、カウンタ５がそれ以外のとき、第２の
外部要因６が選択される。
第１の外部要因４は、ｋビットのカウンタ５の圧力をア
ドレスとする１ビツトの第２のＲＯＭ７である。また第
２の外部要因はにビットの第２のカウンタ６である。カ
ウンタ５および６はクロック８の２つの出力φ、および
φ２を計数する。クロック８は、第１の外部要因４のｉ
ビットの出力全てがＬのときφ１に出力し、φ２を禁止
する。それ以外のときは、φ、を禁止し、φ２に出力し
、第１の外的要因をラッチする。ただしカウンタ６のキ
ャリー信号により、リセットされ、φ１圧力にもどり、
第２のＲＯＭ７のアドレスが進ム。
ドレスとする１ビツトの第２のＲＯＭ７である。また第
２の外部要因はにビットの第２のカウンタ６である。カ
ウンタ５および６はクロック８の２つの出力φ、および
φ２を計数する。クロック８は、第１の外部要因４のｉ
ビットの出力全てがＬのときφ１に出力し、φ２を禁止
する。それ以外のときは、φ、を禁止し、φ２に出力し
、第１の外的要因をラッチする。ただしカウンタ６のキ
ャリー信号により、リセットされ、φ１圧力にもどり、
第２のＲＯＭ７のアドレスが進ム。
なお、図にはテストを行う場合のみを図示しており、第
２の外的要因は、テスト時以外は、端子からの入力とな
る。
２の外的要因は、テスト時以外は、端子からの入力とな
る。
まず、テスト時以外は、ＲＯＭＩは２にアドレスを一単
位（ページ）として読み出しを行ない、第１の外的要因
４は通常１ビツト全てがＬレベルである。あらかじめプ
ログラムされたタイミングで第１の外的要因４は、少な
くとも１つの出力がＨレベルとなり、他のページの第２
の外的要因で定まるアドレスへ飛び、次の読み出しで第
１の外的要因４の値がｉビット全てがＬならば最初のペ
ージへ、他の場合はその指し示すページへ飛び、これを
くり返す。第２の外的要因は、端子より与えられる値で
、読み出しを開始する以前にラッチされ、２ゝアドレス
を読み出す量産化しない。
位（ページ）として読み出しを行ない、第１の外的要因
４は通常１ビツト全てがＬレベルである。あらかじめプ
ログラムされたタイミングで第１の外的要因４は、少な
くとも１つの出力がＨレベルとなり、他のページの第２
の外的要因で定まるアドレスへ飛び、次の読み出しで第
１の外的要因４の値がｉビット全てがＬならば最初のペ
ージへ、他の場合はその指し示すページへ飛び、これを
くり返す。第２の外的要因は、端子より与えられる値で
、読み出しを開始する以前にラッチされ、２ゝアドレス
を読み出す量産化しない。
次にテスト時には、第１の外的要因４の】ビット全てが
Ｌレベルの場合の動作は同一であるが、少なくとも１つ
の出力がＨレベルの場合、第２の外的要因６が２″通り
の値をとる間、第１の外的要因４の変化を禁止し、該当
するページのデータを全て読み出した後、最初のページ
へもどり、これをくり返す。
Ｌレベルの場合の動作は同一であるが、少なくとも１つ
の出力がＨレベルの場合、第２の外的要因６が２″通り
の値をとる間、第１の外的要因４の変化を禁止し、該当
するページのデータを全て読み出した後、最初のページ
へもどり、これをくり返す。
ここで、ｋ−６，ｉ＝４、ｎ＝１０とすると、６４アド
レスを１ページとし、その内１５アドレスが他のページ
のデータを読み出すが、そのときの下位アドレスは６４
通りあるため、第１の外的要因４から与えられるデータ
を固定にした場合でも本テスト回路を使わない場合６４
アドレスを６４回合計４０９６アドレスをくり返し読み
出さねばならないのに対し、本テスト回路では６４×１
５＋ （６４−１５）＝１００９アドレスの読み出しで
有効アドレスの全てを照合できる。これは従来のＲＯＭ
テスト回路のアドレス空間２１０−１０２４アドレスよ
り小さく、本テスト回路を使わない場合の４０９６アド
レスの約１／４となる。
レスを１ページとし、その内１５アドレスが他のページ
のデータを読み出すが、そのときの下位アドレスは６４
通りあるため、第１の外的要因４から与えられるデータ
を固定にした場合でも本テスト回路を使わない場合６４
アドレスを６４回合計４０９６アドレスをくり返し読み
出さねばならないのに対し、本テスト回路では６４×１
５＋ （６４−１５）＝１００９アドレスの読み出しで
有効アドレスの全てを照合できる。これは従来のＲＯＭ
テスト回路のアドレス空間２１０−１０２４アドレスよ
り小さく、本テスト回路を使わない場合の４０９６アド
レスの約１／４となる。
第一の外的要因を第２のＲＯＭ７とした場合、そのデー
タにより、第一のＲＯＭの有効アドレスは一意に定まり
、期待値パターンはシミュレーションにより、容易に自
動発生させることができ第２の外的要因６は、ｋビット
のカウンタとし、Ｏから加算するとしたが、他の構成も
可能である。
タにより、第一のＲＯＭの有効アドレスは一意に定まり
、期待値パターンはシミュレーションにより、容易に自
動発生させることができ第２の外的要因６は、ｋビット
のカウンタとし、Ｏから加算するとしたが、他の構成も
可能である。
例えば、外部入力端子の値をテストモード以外では、６
４アドレスの読み出し中変化を禁止するが、テストモー
ドではＲＯＭＩの１アドレスを読み出す毎に変化する、
あるいはカウンタ６の圧力をアトルスとするにビットの
ＲＯＭを設け、０〜２ゝ−１のランダムなデータを書き
込むことにより、２ゝアドレス内でのアドレスの飛びの
チエツクが可能となる。
４アドレスの読み出し中変化を禁止するが、テストモー
ドではＲＯＭＩの１アドレスを読み出す毎に変化する、
あるいはカウンタ６の圧力をアトルスとするにビットの
ＲＯＭを設け、０〜２ゝ−１のランダムなデータを書き
込むことにより、２ゝアドレス内でのアドレスの飛びの
チエツクが可能となる。
第２図は、第１の外部要因として、外部入力端子からＲ
ＯＭＩの下位アドレスにビットを与える例を示す。第２
の外部要因６は、端子Ａ０〜Ａｋ−を入力するとにビッ
トのラッチであり、ラッチのタイミングは、クロック発
生回路８により制御される。テストモード以外では、ｋ
ビットのアドレスを読み圧す以前に端子の値をとり込み
、２にアドレスの量産化しないのに対し、テストモード
では、１アドレスを読み比す毎に、検査装置から端子Ａ
。〜Ａ、−１に与えられる値をとり込み、ＲＯＭ１の下
位アドレスにビットを発生する。
ＯＭＩの下位アドレスにビットを与える例を示す。第２
の外部要因６は、端子Ａ０〜Ａｋ−を入力するとにビッ
トのラッチであり、ラッチのタイミングは、クロック発
生回路８により制御される。テストモード以外では、ｋ
ビットのアドレスを読み圧す以前に端子の値をとり込み
、２にアドレスの量産化しないのに対し、テストモード
では、１アドレスを読み比す毎に、検査装置から端子Ａ
。〜Ａ、−１に与えられる値をとり込み、ＲＯＭ１の下
位アドレスにビットを発生する。
以上説明したように本発明は、ＲＯＭの上位アドレスを
保持するラッチ回路と、下位アドレスを選択するマルチ
プレクサと、ラッチ回路の保持期間を定めるカウンタを
備えたので、複数の外的要因の組合せでアドレスの変化
するＲＯＭのテスト時間を短縮できるという効果を有す
る。
保持するラッチ回路と、下位アドレスを選択するマルチ
プレクサと、ラッチ回路の保持期間を定めるカウンタを
備えたので、複数の外的要因の組合せでアドレスの変化
するＲＯＭのテスト時間を短縮できるという効果を有す
る。
第１図は本発明の一実旅例のフロック図、第２図は本発
明の他の実施例の外部要因のブロック図、第３図は従来
のテスト回路のブロック図、第４図はアドレスの飛びを
説明するためのメモリマッフである。 １．７・・・・・・ＲＯＭ、２．３・・・・・・マルチ
プレクサ、４．６・・・・・・外的要因、５・・・・・
・カウンタ、８・・団・クロック。 代理人 弁理士 内 原 晋 第 悶 第２ 図 第 閃
明の他の実施例の外部要因のブロック図、第３図は従来
のテスト回路のブロック図、第４図はアドレスの飛びを
説明するためのメモリマッフである。 １．７・・・・・・ＲＯＭ、２．３・・・・・・マルチ
プレクサ、４．６・・・・・・外的要因、５・・・・・
・カウンタ、８・・団・クロック。 代理人 弁理士 内 原 晋 第 悶 第２ 図 第 閃
Claims (1)
- ｎビットのアドレス入力を持つリードオンリーメモリ（
以下ＲＯＭと記す）と、ｎビット中ｉビットのアドレス
を決定する外部入力端子等の外部要因を少なくとも２つ
持つ集積回路に付加されるテスト回路において、第一の
外部要因の値を保持し、ＲＯＭの上位アドレスを出力す
るラッチ回路と、第２の外部要因の値又はカウンタの値
を選択し、ＲＯＭの下位アドレスを出力するマルチプレ
クサと、ラッチ回路の保持期間を定めるカウンタとを備
え、第２の外部要因で定められるアドレス空間（以下ペ
ージと記す）を１単位とし、第１の外部要因でページが
飛ぶ場合、ラッチ回路により、ページを固定し、前記マ
ルチプレクサは第２の外部要因を選択し、ページ内のア
ドレス数をカウントし、ページ内のアドレス数と一致し
た場合、ラッチを解除することで、ＲＯＭ読み出しの効
率化が可能なＲＯＭのテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199636A JPH0485800A (ja) | 1990-07-27 | 1990-07-27 | Ｒｏｍのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199636A JPH0485800A (ja) | 1990-07-27 | 1990-07-27 | Ｒｏｍのテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0485800A true JPH0485800A (ja) | 1992-03-18 |
Family
ID=16411145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2199636A Pending JPH0485800A (ja) | 1990-07-27 | 1990-07-27 | Ｒｏｍのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0485800A (ja) |
-
1990
- 1990-07-27 JP JP2199636A patent/JPH0485800A/ja active Pending
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