JP2847823B2 - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JP2847823B2 JP2847823B2 JP31010489A JP31010489A JP2847823B2 JP 2847823 B2 JP2847823 B2 JP 2847823B2 JP 31010489 A JP31010489 A JP 31010489A JP 31010489 A JP31010489 A JP 31010489A JP 2847823 B2 JP2847823 B2 JP 2847823B2
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- JP
- Japan
- Prior art keywords
- address
- bit
- counter
- signal
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理集積回路に関し、特に消去可能プログラ
マブルROMとテスト時にセル・アドレスを指定するアド
レス部を有する論理集積回路に関する。
マブルROMとテスト時にセル・アドレスを指定するアド
レス部を有する論理集積回路に関する。
近年マイクロコンピュータ等の論理集積回路におい
て、内蔵するROMを消去可能プログラマブルROM（以下、
EPROMという）に置きかえて、窓付ケースに組んだROMコ
ードデバッグ評価用のモールドケースに組んだ少量多品
種量産用を目的とした製品が開発されている。
て、内蔵するROMを消去可能プログラマブルROM（以下、
EPROMという）に置きかえて、窓付ケースに組んだROMコ
ードデバッグ評価用のモールドケースに組んだ少量多品
種量産用を目的とした製品が開発されている。
このEPROMの基本的な試験としては、全ビットが消去
されているかをチェックした後、EPROMセルの並びに第
４図に示すようなセル配列になっている場合に、一松模
様に配置された○で囲まれたアドレス0,2,4,6,9,B,D,F
…にアドレス部2aのｎが15の例として15ビットアドレス
カウンタAC15によりチェッカーパターンデータを書込ん
だ後、全アドレスのデータを読出してEPROMセルの隣接
セル間の相互作用が無い事を確認している。
されているかをチェックした後、EPROMセルの並びに第
４図に示すようなセル配列になっている場合に、一松模
様に配置された○で囲まれたアドレス0,2,4,6,9,B,D,F
…にアドレス部2aのｎが15の例として15ビットアドレス
カウンタAC15によりチェッカーパターンデータを書込ん
だ後、全アドレスのデータを読出してEPROMセルの隣接
セル間の相互作用が無い事を確認している。
特に外部からのアドレスインクリメントクロック信号
SACによりアドレスが＋１される構成の第３図に示す被
試験EPROM1に、チェッカーパターンデータを書込む手順
は、以下に示す様になる。
SACによりアドレスが＋１される構成の第３図に示す被
試験EPROM1に、チェッカーパターンデータを書込む手順
は、以下に示す様になる。
8,9及び16,18に示すように、単純に書込とアドレスイ
ンクリメントがくり返して連続せずに、途中でアドレス
インクリメントが２回続く場合と書込が２回続く場合も
ある。
ンクリメントがくり返して連続せずに、途中でアドレス
インクリメントが２回続く場合と書込が２回続く場合も
ある。
上述した従来の論理集積回路は、外部からアドレスイ
ンクリメントクロック信号を入力して被試験EPROMを試
験する場合にアドレスを＋１していくだけなので、EPRO
Mセルにチェッカーパターンデータを書込むのに途中に
アドレスインクリメントが必要であり、書込手順も単純
に書込とアドレスインクリメントがくり返すのではな
く、途中にアドレスインクリメントが２回連続する場合
と書込が２回連続する場合が生じるので、EPROMのセル
の配列に合わせてチェッカーパターンデータを書込む手
順を作成するのが簡単にできないという欠点があった。
ンクリメントクロック信号を入力して被試験EPROMを試
験する場合にアドレスを＋１していくだけなので、EPRO
Mセルにチェッカーパターンデータを書込むのに途中に
アドレスインクリメントが必要であり、書込手順も単純
に書込とアドレスインクリメントがくり返すのではな
く、途中にアドレスインクリメントが２回連続する場合
と書込が２回連続する場合が生じるので、EPROMのセル
の配列に合わせてチェッカーパターンデータを書込む手
順を作成するのが簡単にできないという欠点があった。
本発明の論理集積回路は、アドレスインクリメントク
ロック信号によりアドレスが＋１される消去可能プログ
ラマブルROMと、前記アドレスインクリメントクロック
信号及びアドレスリセット信号を入力してｎビットのア
ドレス信号を前記消去可能プログラマブルROMに供給す
るアドレス部とを有する論理集積回路において、テスト
モード時に前記アドレス部は、前記アドレスインクリメ
ントクロック信号のその所定カウント値でカウント出力
を出力するプリセットカウンタと、前記カウント信号を
入力してｎビットの最下位アドレスを指定する１ビット
アドレス信号を出力する１ビットアドレスカウンタと、
前記アドレスインクリメントクロック信号を入力して上
位（ｎ−１）ビットのアドレスを指定する（ｎ−１）ビ
ットアドレス信号を出力する（ｎ−１）ビットアドレス
カウンタとを含んで構成される。
ロック信号によりアドレスが＋１される消去可能プログ
ラマブルROMと、前記アドレスインクリメントクロック
信号及びアドレスリセット信号を入力してｎビットのア
ドレス信号を前記消去可能プログラマブルROMに供給す
るアドレス部とを有する論理集積回路において、テスト
モード時に前記アドレス部は、前記アドレスインクリメ
ントクロック信号のその所定カウント値でカウント出力
を出力するプリセットカウンタと、前記カウント信号を
入力してｎビットの最下位アドレスを指定する１ビット
アドレス信号を出力する１ビットアドレスカウンタと、
前記アドレスインクリメントクロック信号を入力して上
位（ｎ−１）ビットのアドレスを指定する（ｎ−１）ビ
ットアドレス信号を出力する（ｎ−１）ビットアドレス
カウンタとを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
論理集積回路は、被試験EPROM1と、テスト時に15ビッ
トのアドレス信号をEPROM1に供給するアドレス部２とを
有している、 アドレス部２は、EPROM1のテスト時に15ビットアドレ
スカウンタとしての最下位アドレスだけを指定する１ビ
ットアドレス信号S1を出力する１ビットアドレスカウン
タ３と、上位14ビットのアドレスを指定する14ビットア
ドレスカウンタAC14と、アドレスインクリメントクロッ
ク信号SACをカウントしカウント値が所定の値になると
カウント出力SCが出るように設定されたプリセットカウ
ンタ４と、テストモード信号STMを入力してテストモー
ドに切換える論理ゲート5,6を有している。
トのアドレス信号をEPROM1に供給するアドレス部２とを
有している、 アドレス部２は、EPROM1のテスト時に15ビットアドレ
スカウンタとしての最下位アドレスだけを指定する１ビ
ットアドレス信号S1を出力する１ビットアドレスカウン
タ３と、上位14ビットのアドレスを指定する14ビットア
ドレスカウンタAC14と、アドレスインクリメントクロッ
ク信号SACをカウントしカウント値が所定の値になると
カウント出力SCが出るように設定されたプリセットカウ
ンタ４と、テストモード信号STMを入力してテストモー
ドに切換える論理ゲート5,6を有している。
被試験EPROM1は、８ビット出力の256KビットEPROMで
ありアドレスはｎとして15ビットで選択される、端子８
に外部からアドレスインクリメントクロック信号SACが
入力され、EPROM1のテストモード時は、テストモード信
号STがハイレベルになりANDOR5とANDOR6でテスト回路に
切り換える。
ありアドレスはｎとして15ビットで選択される、端子８
に外部からアドレスインクリメントクロック信号SACが
入力され、EPROM1のテストモード時は、テストモード信
号STがハイレベルになりANDOR5とANDOR6でテスト回路に
切り換える。
アドレスインクリメントクロック信号SACで14ビット
アドレスカウンタAC14をカウントアップし、さらにプリ
セットカウンタ４に入力し、プリセットカウンタ４はカ
ウント値が４になった時ハイレベルが出力され同時にプ
リセットカウンタのカウント値を“0"にリセットする。
アドレスカウンタAC14をカウントアップし、さらにプリ
セットカウンタ４に入力し、プリセットカウンタ４はカ
ウント値が４になった時ハイレベルが出力され同時にプ
リセットカウンタのカウント値を“0"にリセットする。
テストモード時に１ビットアドレスカウンタ３にはプ
リセットカウンタ４の出力するカウント信号SCが入力さ
れてEPROM1の15ビットの最下位アドレスを選択し、14ビ
ットカウンタAC14の出力でEPROM1の上位14ビットのアド
レスを選択する。
リセットカウンタ４の出力するカウント信号SCが入力さ
れてEPROM1の15ビットの最下位アドレスを選択し、14ビ
ットカウンタAC14の出力でEPROM1の上位14ビットのアド
レスを選択する。
通常動作時には、テストモード信号STMがローレベル
になり、アドレスインクリメントクロック信号SACが１
ビットカウンタ３に入力され、カウンタ信号S1が14ビッ
トアドレスカウンタSC14のクロックＣ入力になり、二つ
のアドレスカウンタAC14と３が15ビットカウンタとして
動作する。
になり、アドレスインクリメントクロック信号SACが１
ビットカウンタ３に入力され、カウンタ信号S1が14ビッ
トアドレスカウンタSC14のクロックＣ入力になり、二つ
のアドレスカウンタAC14と３が15ビットカウンタとして
動作する。
この場合プリセットカウンタ４は使用せずにリセット
状態にしておく。
状態にしておく。
第２図は第１図のテストモード時の回路の動作を説明
するための各信号のタイミング図である。
するための各信号のタイミング図である。
最初に、アドレスリセット信号SARをハイレベルにし
て、14ビットアドレスカウンタAC14及び１ビットカウン
タ３の内容をリセットし、EPROM1のアドレスを０にす
る。
て、14ビットアドレスカウンタAC14及び１ビットカウン
タ３の内容をリセットし、EPROM1のアドレスを０にす
る。
次にテストモード信号STMをハイレベルにしてテスト
回路が動作するモードに切換える。
回路が動作するモードに切換える。
アドレスインクリメントクロック信号SACが１回はい
ると、14ビットアドレスカウンタAC14がカウントアップ
するのでEPROM1のアドレスは２が選択される。
ると、14ビットアドレスカウンタAC14がカウントアップ
するのでEPROM1のアドレスは２が選択される。
アドレスインクリメントクロック信号SACが２回はい
ると、14ビットアドレスカウンタAC14がカウントアップ
しEPROM1アドレスは「４」が選択される。
ると、14ビットアドレスカウンタAC14がカウントアップ
しEPROM1アドレスは「４」が選択される。
同様にアドレスインクリメントクロック信号SACが３
回はいるとEPROM1のアドレスは６が選択される。
回はいるとEPROM1のアドレスは６が選択される。
次に、アドレスインクリメントクロック信号SACが４
回はいるとプリセットカウンタ４の内容が“4"になるの
で、プリセットカウンタ４の出力するカウント信号S1に
ハイレベルが出て、同時にプリセットカウンタ４の内容
が“0"にリセットされる。
回はいるとプリセットカウンタ４の内容が“4"になるの
で、プリセットカウンタ４の出力するカウント信号S1に
ハイレベルが出て、同時にプリセットカウンタ４の内容
が“0"にリセットされる。
プリセットカウンタ４の出力で１ビットカウンタ３の
内容を反転させるので、EPROM1の15ビットとしての最下
位アドレスは“0"から“1"に反転する。
内容を反転させるので、EPROM1の15ビットとしての最下
位アドレスは“0"から“1"に反転する。
14ビットアドレスカウンタ２もカウントアップするの
でEPROM1のアドレスは９が選択される。
でEPROM1のアドレスは９が選択される。
以後アドレスインクリメントクロック信号SACが４回
はいる毎にプリセットカウンタ４の出力が出て１ビット
カウンタ３の内容を反転させる。
はいる毎にプリセットカウンタ４の出力が出て１ビット
カウンタ３の内容を反転させる。
このようにアドレスインクリメントクロック信号SAC
を入力していくと、EPROM1のアドレスは0,2,4,6,9,B,D,
F,10…と選択されていき、これは第４図に示すEPROMの
セル配列で○で囲まれたチェッカーパターンデータを書
込むアドレスが選択されていくことになる。
を入力していくと、EPROM1のアドレスは0,2,4,6,9,B,D,
F,10…と選択されていき、これは第４図に示すEPROMの
セル配列で○で囲まれたチェッカーパターンデータを書
込むアドレスが選択されていくことになる。
以上説明したように本発明は、EPROMの基本的なテス
トであるEPROMのセルに一松模様のチェッカーパターン
データを書込むアドレスだけテストモード信号を入力す
るアドレス部を設けて選択することができ、外部からは
アドレスをインクリメントしながら書込んでいくだけ
で、EPROMセルにチェッカーパターンデータを書込むこ
とが可能となり、LSIテスタなどでEPROMのテストする際
の入力テストパターンは書込パターンをくり返し使って
簡単に作成する事ができる。
トであるEPROMのセルに一松模様のチェッカーパターン
データを書込むアドレスだけテストモード信号を入力す
るアドレス部を設けて選択することができ、外部からは
アドレスをインクリメントしながら書込んでいくだけ
で、EPROMセルにチェッカーパターンデータを書込むこ
とが可能となり、LSIテスタなどでEPROMのテストする際
の入力テストパターンは書込パターンをくり返し使って
簡単に作成する事ができる。
また高機能のLSIテスタを使わずに簡単な実装試験器
を使っても、単にくり返し入力を入れるだけでEPROMセ
ルにチェッカーパターンデータを書込む事ができ、EPRO
Mの容量が大きくなってもテストを容易に行うことがで
きるという効果がある。
を使っても、単にくり返し入力を入れるだけでEPROMセ
ルにチェッカーパターンデータを書込む事ができ、EPRO
Mの容量が大きくなってもテストを容易に行うことがで
きるという効果がある。
第１図は本発明のEPROMの一実施例の回路図、第２図は
第１図の回路の動作を説明するための各部信号のタイミ
ング図、第３図は従来のEPROMの一例の回路図、第４図
は第３図のEPROMのセル配列を説明するための図であ
る。 １……被試験EPROM、２……アドレス部、３……１ビッ
トアドレスカウンタ、４……プリセットカウンタ、5,6
……ANDORゲート、７……インバータ、８……アドレス
インクリメントクロック信号入力端子、AC14……14ビッ
トアドレスカウンタ、AC15……15ビットアドレスカウン
タ、S1……１ビットアドレス信号、S14……14ビットア
ドレス信号、SAC……アドレスインクリメントクロック
信号、SP……プリセットカウンタ信号、STM……テスト
モード信号。
第１図の回路の動作を説明するための各部信号のタイミ
ング図、第３図は従来のEPROMの一例の回路図、第４図
は第３図のEPROMのセル配列を説明するための図であ
る。 １……被試験EPROM、２……アドレス部、３……１ビッ
トアドレスカウンタ、４……プリセットカウンタ、5,6
……ANDORゲート、７……インバータ、８……アドレス
インクリメントクロック信号入力端子、AC14……14ビッ
トアドレスカウンタ、AC15……15ビットアドレスカウン
タ、S1……１ビットアドレス信号、S14……14ビットア
ドレス信号、SAC……アドレスインクリメントクロック
信号、SP……プリセットカウンタ信号、STM……テスト
モード信号。
Claims (1)
- 【請求項１】アドレスインクリメントクロック信号によ
りアドレスが＋１される消去可能プログラマブルROM
と、前記アドレスインクリメントクロック信号及びアド
レスリセット信号を入力してｎビットのアドレス信号を
前記消去可能プログラマブルROMに供給するアドレス部
とを有する論理集積回路において、テストモード時に前
記アドレス部は、前記アドレスインクリメントクロック
信号のその所定カウント値でカウント出力を出力するプ
リセットカウンタと、前記カウント信号を入力してｎビ
ットの最下位アドレスを指定する１ビットアドレス信号
を出力する１ビットアドレスカウンタと、前記アドレス
インクリメントクロック信号を入力して上位（ｎ−１）
ビットのアドレスを指定する（ｎ−１）ビットアドレス
信号を出力する（ｎ−１）ビットアドレスカウンタとを
含むことを特徴とする論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31010489A JP2847823B2 (ja) | 1989-11-28 | 1989-11-28 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31010489A JP2847823B2 (ja) | 1989-11-28 | 1989-11-28 | 論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03169000A JPH03169000A (ja) | 1991-07-22 |
| JP2847823B2 true JP2847823B2 (ja) | 1999-01-20 |
Family
ID=18001232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31010489A Expired - Lifetime JP2847823B2 (ja) | 1989-11-28 | 1989-11-28 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2847823B2 (ja) |
-
1989
- 1989-11-28 JP JP31010489A patent/JP2847823B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03169000A (ja) | 1991-07-22 |
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