JPH0485640A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数のメモリをイイするコンピュータシステ
ムのメモリ制御装置に関する。

［従来の技術］ パーソナル会コンピュータ等の情報処理装置では、一般
に複数のＩＣメモリで記憶部を構成し、各メモリにそれ
ぞれ所定節回のメモリアドレスを割り付けている。

ところで、このような情報処理装置では、バーン日ンア
ップの度にハードウェア上の情報処理能力が向上し記憶
容量が増大するが、各モデル間σ）互換性は保たれ、旧
モデルで使用されたアプリケージＦン・ソフトが新モデ
ルでも使用できるようになっている。したがって、何世
代も前のモデルで使われていたソフトが最新のモデルで
実行される場合もある。

［発明が解決しようとする課題］ −１−記の場合、該ソフトは旧モデルの記憶容量に合わ
せてつくられているため、最新モデルでは一部のメモリ
だけで足りることがあり、このときは該ソフトの実行中
、他のメ毛りは何ら利用されることなく無駄に遊んでい
た。

一方、ＩＣメモリの性能が向上している今［］でも、メ
モリに記憶されたデータに何らかの原因でエラーが発生
することがある。このようなエラーを検出できれば、メ
モリのイ３幀性ひいてはシステムの信頼性が向」ユする
。

本発明は、かかる問題点に鑑みてなされたもので、アプ
リ今一シａン・ソフト等の事情でＣＰＵがアクセスしな
いメモリがあるときはそのメモリを活用してシステムの
（；シ頼性を上げるようにし７たメモリ制御Ｂｉｔを提
供することを目的と）る。

［課題を解決するための手段コ ■−記の目的を達成するため、本発明のメモリ制御装置
は、複数のメモリを有するコンビ０．−タンステムのメ
モリ制御装置において、ＣＰＵが通常に第１および第２
のメモリのいずれにもメモリアクセスできる第１のモー
ドもしくはＣＰＵが第１のメモリに対してのみメモリア
クセスできる第２のモードに切り替えるための手段と、
第２のモードでＣＰＵより第１のメモリに書き込まれる
各データに対して誤り検出用のデータを生成する手段と
、第１のメモリに書き込まれる各データのアドレスと所
定の関係で対応するアドレスで誤り検出用データを第２
のメモリに書き込む手段と、第２のモードで第１のメモ
リより各データが読み出される時そのデータと対応する
誤り検出用データを第２のメモリより読み出す手段と、
第２のメモリより読み出された誤り検出用データを検査
して第１のメモリより読み出されたデータについて誤り
検出を杼っ手段とを具備する構成とした。

［作用］ 例えば、アプリウーシげン拳ソフトの事情でＣＰＵが第
１のメモリのメモリ空間（記憶容量）しか使わないとき
は、第２のモードに切り替えられる。この第２のモード
において、ＣＰＵが第１のメモリにデータを書き込むと
、誤り検出用データ生成手段によりそのデータについて
の誤り検出用データ（例えばパリティ）が生成され、書
込手段によりその誤り検出用データが所定の関係で対応
するアドレスで第２のメモリに書き込まれる。そして、
ＣＰＵが第１メモリより任意のデータを読み出した時、
そのデータに対応する誤り検出用データが続出手段によ
り第２のメモリから読み出され、この誤り検出用データ
を基に誤り検出手段がＣＰＵの読み出したデータについ
て検査を行う。

その結果、ニラ−があれば、割込み等によ、、てＣＰＵ
に知らせる。

［実施例］ 以下、添付図を参照して本発明の詳細な説明する。

支、施潰」− 第１図は、本発明の・実施例によるメモリ制御装置を適
用したコンピュータシステムの主要部の構成を示す。

このシステムに搭載されている２つのＲＡＭｌ０１１２
は、同一の記憶容量を有し、メモリ番マツプ上で第２図
に示すようなメモリ空間に割り付けられている。したが
って、先ずＲＡＭｌ０のメモリ空間が使われ、その記憶
容量で足りない場合にＲＡＭ１２も使われるようになっ
ている。

ＣＰＵ１４のデータ端子Ｉ）　Ｂに対して、ＲＡＭ１０
のデータ端子ＤＢは直接接続されるが、ＲＡＭ１２のデ
ータ端子ＤＢはマルチプレクサ１６を介して接続される
。ＣＰＵ　１４のアドレス端子ＡＢおよび制御端子ＣＢ
に対して、両ＲＡＭ　１　Ｏ。

１２のアドレス端子ＡＢおよび読出／書込端子Ｒ／Ｗは
、共に書込／読出制御部１８を介して接続される。

書込／読出制御部１８は、ＣＰＵ１４のメモリーアクセ
スに応動してＲＡＭｌ０．１２の書込番読出動作を制御
するとともに、マルチプレクサ１θ、パリティ生成／＠
査部２２およびアドレス・オフセット設定部２０の各動
作を制御する。

マルチプレクサ１６は、書込／読出制御部１８の制御の
下で、ＣＰＵ１４がＲＡＭ１０．１．２を通常にメモリ
会アクセスする通常モードのときはＲＡ、Ｍ１２のデー
タ端子ＤＢをＣＰＵ１４のデータ端子ＤＢに接続し、Ｃ
ＰＵ　１４がＲＡＭｌ０にのみメモリ・アクセスする特
殊モードのときはＲＡＭ１２のデータ端子ＤＢをパリテ
ィ生成／検査部２２に接続するように切り替わる。

パリティ生成／検査部２２は、書込／読出制御部１８の
制御の下で、特殊モードのときだけ作動し、ＣＰＵＩ４
がＲＡＭｌ０にデータを書き込む時はそのデータを入力
してパリティ（例えば、曲数パリティまたは偶数パリテ
ィ）を生成し、ＣＰＵ１４がＲＡＭ１　Ｏよりデータを
読み出す時はそのデータに対応するパリティをＲＡＭ１
２より受は取ってパリティ検査を行い、エラーを検出し
たときはＣＰＵ１４へ割込信号ＩＮＴを与えるように構
成されている。

アドレスφオフセット設定部２０は、ＣＰＵ１４より予
め与えられるオフセット壷アドレスを保持し、特殊モー
ドにおいてＣＰＵ１４がＲＡＭｌ０にメモリ０アクセス
を行う時に書込／読出制御部１８からの制御信号に応動
してそのオフセ、ト会アドレスをアドレス加算部２４に
出力するように構成されている。アドレス加算部２４は
、アドレス・オフセット設定部２０からのオフセット会
アドレスをＣ：ＰＵ１４の出力したメモリアドレスに加
算し、その加算したアドレスを書込／読出制御部１８に
与えるように構成されている。なお、ＣＰＵ１４および
書込／読出制御部１８にクロック信号ＣＬＫが供給され
る。

次に、このシステムにおけるメモリ書込／読出動作を説
明する。上記のように、このシステムでは、ＣＰＵ１４
がＲＡＭｌ０．１２の双方をメモリ番アクセスする通常
モードと、ＣＰＵ１４がＲＡＭｌ０だけをメモリ番アク
セスする特殊モードとがある。どちらのモードにするか
はアプリケージ日ン嗜・ソフトによってきまり、実行す
べきソフトがＲＡＭｌ０，１２のメモリ空間を必要とす
るときは通常モードが選ばれ、ＲＡＭｌ０のメモリ空間
で足りるときは特殊モードが選ばれる。この選択は、例
えばデイツプ・スイッチ（図示せず）を通して行われ、
システム起動時にＣＰＵ　１４がその設定情報を読み取
り制御端子ＣＢから書込／読出制御部１８ヘモ一ド選択
信号を送る。また、アドレス・オフセット設定部２０に
セットされるオフセット争アドレスは、第２図において
ＲＡＭ１０の基底アドレス（ＡＡＡＡ）とＲＡＭ１２の
基底アドレス（ＹＹＹＹ）との差（オフセット）の値Ａ
、Ｓに選ばれる。

先ず、通常モードにおいては、ＲＡＭ１２のデータ端子
ＤＢをＣＰＵ１４側に接続するようにマルチプレクサ１
６が切り替わる。ＣＰＵ１４が、ＲＡＭｌ０にデータを
書き込むためにアドレス端子ＡＢよりアドレスを、制御
端子ＣＢより書込制御信号をそれぞれ出力すると、書込
／読出制ａｔ部１８はそのアドレスの値に応じたアドレ
ス信号（Ｉ）□ＲＡＭのときはＲＡＳ、ＣＡＳ信号〕お
よび書込制御信号をＲＡＭ１０に与える。これにより、
ＣＰＵ１４からのデータがそのアドレスで指定されるＲ
ＡＭｌ０の記憶番地に書き込まれる。ＣＰＵ１４がＲＡ
Ｍ１２にデータを書き込むときも、Ｅ記と同様にして書
込／読出制御部１８よりＲＡＭ１２にアドレス信号と書
込制御信号が与えられる。ＲＡＭｌ０．１２に対する読
出動作も同様な仕方で行われる。このように、通常モー
ドでは、書込／読出制御部１８を介してＣＰＵ１４がＲ
ＡＭｌ０，１２のいずれにも任意にアクセスできるよう
になっており、アドレス会オフセット設定部２０、パリ
ティ生成／検査部２２およびアドレス加算部２４は作動
しない。

特殊モードにおいては、ＲＡＭ１２のデータ端子ＤＢを
パリティ生成／検査部２２側に接続Ａるようにマルチプ
レクサ１６が切り替わり、ＣＰＵ１４はＲＡＭｌ０に対
してのみメモリ・アクセスを行う。ＲＡＭ１２は、ＣＰ
Ｕ１４からのデータを記憶するメモリとしては使われな
いが、後述するようにＲＡＭ１０の記憶データに対する
パリティ検査のために使われる。

ＣＰ　Ｕ　１．４からのデータがＲＡＭ１０に書き込ま
れるとき、ＣＰＵ１４．書込／読出制御部１８およびＲ
ＡＭｌ０の間では」−記通常モードと同様の動作が行わ
れる。ただし、特殊モードでは、アドレス・オフセット
設定部２０．パリティ生成／検査部２２およびアドレス
加算部２４がそれぞれ作動し１、次のようにし１てＲＡ
Ｍ　１２にパリライ拳データが有き込まオｌる。

先ず、ＣＰＵ　１４より出力されたＲＡＭｌ０に対する
アドレスＡＸは、アドレス加算部２４でアドレス書オフ
セット設定部２０からのオフセット費アドレスＡＳと加
算される。書込／読出制御部１８は、加ｐ１部２４から
のアドレスＡＹ（＝Ａ、ｘ＋Ａｓ）を受は取り、そのア
ドレスＡＹに苅応１．たアドレス４５号をＲＡＭ１２に
与え、それと同時に書込制御４．ｉ　弓をも！ｊえる。

一方、パリティ生成／検査部２２は、ＣＰ　ｔＪ　１４
よりＲＡＭｌ０に４えられるデータを取り込み、そのデ
ータに・ついてパリ・Σイ・データを生成する１、バリ
戸イーデータは例えば１ビア）でよく、その場合はパリ
・ヅイーデー・夕を最下位ビットとし、それに７ビツト
・の零データ（０００００００）を付けで８ビツトデー
タとｔ、てＲＡＭ１２側へ出力する。この８ビツトのパ
リティ瞭データは、マルチプレクサＩ６を介してＲＡ　
Ｍ１２のデー・夕端子Ｄ　Ｂに入力され、アドレス、１
で指定されるＲＡＭ１２の記憶番地に書き込まれる。こ
のようにして、特殊モードでは、ＲＡＭｌ０に任意のデ
ータが書き込まれると、そオ′１らの１−夕の各々につ
いてのパリティ・データがＲＡ　Ｍ１２に書き込まれる
。

特殊モードにおいて、ＣＰＵ１４がＲＡ、Ｍｌｏよりデ
ータを読み出すきき、ＣＰＵ１４．’Ｐｉ込／読出制御
部１８およびＲＡＭｌ０の間では上記通常モードと同様
の動作が行われる。しかし、ＲＡＭ　１．　Ｏの読出動
作が行われるだけでなく、書込／読出制御部１８．アド
レス・オフセット設定部２０、パリティ生成／検査部２
２およびアドレス加）ｌ一部２４によってＲＡＭ１２よ
りパリティ・データが読み出され、パリティ検査が行わ
れる。

すなわち、ＣＰＵ１４がＲＡＭｌ０よりデータを読み出
すために出力したアドレスＡＸにオフセット−アドレス
ＡＳが加算され、その加算アドレス八１が読出制御信号
と一緒にＲＡＭ１２に与えられ、これによりアドレスＡ
Ｖで指定されるＲＡＭ１２の記憶番地からパリティ・デ
ータが読み出される。このパリティ昏データは、この時
ＲＡＭ１０より読み出されたデータについてのパリティ
昏データであって、マルチプレクサ１６を介してパリテ
ィ生成／検査部２２に与えられる。パリティ生成／検査
部２２は、ＲＡＭｌ０より読み出されたデータについて
ＲＡＭ１２からのパリティ昏データを基にパリティ検査
を行い、エラーがあったときはＣＰＵ１４へ割込信号Ｉ
ＮＴを送る。ＣＰ　Ｕ　１４は、検査部２２からの割込
みイを号ＴＮＴを受けると、ＲＡＭｌ０より取り込んだ
データについて誤り訂正処理等の所定の処置を行・う。

このように、特殊モードでは、ＣＰＵ１４がデータ記憶
用のメモリとして使用しないＲＡＭ１２が、ＲＡＭｌ０
の記憶データに対するパリティ昏データのメモリとして
活用され、ＲＡＭｌ０に記憶されたデータの信頼性が保
証される。なお、ＲＡＭ１２に書き込むパリティ−デー
タとして、ＲＡＭｌ０に書き込まれるデータを使っても
よい。

この場合、パリティ生成／検査部２２は、特別な演算に
よってパリティ瞼ビットを生成する必要はなく、ＣＰＵ
１４からのデータをそのままバリアイ拳データとしてＲ
ＡＭ　１２側へ送オｌばよい。

′ｊＬＪＩＬＩ！！１−２− 第３図は、本発明の別の実施例によるメモリ制御装置を
適用したコンピュータシスデムの主要な構成を示す。こ
のシステムにおいて、２つのＲＡＭ３０．３２は」−記
実施例のＲ，ＡＭｌｏ、１２にそれぞれ対応する。」−
記実施例では、特殊モードにおいてＩ、！、　Ａ　Ｍ　
１０に記憶されるデータの記憶番地ＡＸとＲＡＭ　１２
に記憶されるパリティ・データの記憶番地ＡＹは１対１
で対応していた（第２図）。しかし、この実施例におけ
るＲＡＭ３Ｏ。

３２のメモリ空間は、例えば第４図に示すように後者が
前者よりも相当小さく、データとパリティとの関係を１
対１にすることができない。そこでこの実施例では、第
５図に示すように、特殊モードにおいて、ＲＡＭ３０の
連続する８つの記憶番地Ａ　Ｘ　、Ａ　Ｘ＋１　、＝−
＝＝　Ａ　Ｘ＋７に対してＲＡＭ３２の１つの記憶番地
ＡＹを割り当て、前者の記憶番地Ａｘ。

Ａ　Ｘ＋１　、・・・・ＡＸ→７に格納されるデータ［
）０．［）１．、・・・・Ｄ７のそれぞれに対する１ビ
、トのパリティ−ビットＰＯ，ＰＩ、・・・・Ｐ７を後
者の記憶番地ＡＹに一括して格納するようなメモリ制御
を行う。

第３図において、１込／読出制御部３８は、ＲＡＭ３２
に対重る制御を除き、マルチプレクサ３（１３，ＲＡＭ
３０．アドレスφオフセット設定部４０、パリティ生成
／検出部４２に対して上記書込／読出制御部１８と同様
な制御を行う。ＲＡＭ３２に対する直接の制御は書込／
読出制御部４６が行・う。この書込／読出制御部４６に
は、アドレス族）ｌＬｅ４４の出力端子が接続される。

制御部４Ｂは、書込／読出制御部３８からの制御信号に
よって通常モードか特殊モードか、書込動作か続出動作
かを知る。

アドレス舎シフト部４８は、特殊モードでＣＰＵ３４か
ら受けたアドレスを所定ビット（ＣＰＵデータが８ビツ
ト系の場合は３ビツト）たけ右／フトしてからアドレス
加算部４４へ転送する。この場合、最上位の３ビツトは
全て零ビット（０）となる。しかし、通常モードでは、
ＣＰＵ３４からのアドレスをシフトすることなく、その
ままγドレス加算部４４へ転送する。アドレス加ｐ部４
４は、特殊モードではアドレス・シフト部４８からのア
ドレスにアドレス・オフセット設定部４０からのオフセ
ット拳アドレスＡＳを加算したうえでその加算アドレス
を書込／読出制御部４６に！ｊえ、通常モードではアド
レス・シフト部４８からのアドレスをそのまま書込／読
出制御部４６へ転送する。

しかして、書込／読出制御部４６は、通常モードでは、
ＣＰＵ３４からのアドレスに対応したアドレス信号と書
込／読出制御信号をＲＡＭ３２に１−５える。マルチプ
レクサ３６はＣＰＵ３４側に切り替わっているので、Ｃ
ＰＵ３４は自ら出力した°γアドレスＲＡＭ３２にデー
タを書き込み、またはそこからデータを読み出すことが
できる。特殊モードにおいて、書込／読出制御部４６は
、ＣＰＵ３４からのアドレスにオフセット・アドレスを
加算したアドレスに対応したアドレス信号と書込／読出
制御信号をＲＡＭ３２に与える。マルチプレクサ３６は
パリティ生成／検出部４２側に切り替わっており、ＲＡ
、Ｍ３２にパリティ−ビットが書き込まれ、またはＲＡ
Ｍ３２よりパリティ−ビットが読み出される。

本実施例では、ＲＡＭ３２の１つの記憶番地に８個（ビ
ット）のパリティ参ビットが一同に記憶されるため、あ
るパリティ勢ビットを書き込む際に同一の記憶番地に既
に書き込まれている他のパリティ−ビットを壊さないよ
うにしなければならない。そこで、いったんその記憶番
地のデータ（８ビツト）を読み出し、その８ビツトの所
定の桁に当該書き込むべきパリティ争ビットを挿入し、
それから再びその記憶番地にその８ビツトを書き込むよ
うにする。このため、書込／読出制御部４６は、ＲＡＭ
３２に対して先に読出動作を打わぜ次に書込動作を行わ
せる。その間、ＣＰＵ３４に対し２てはウェイト信号Ｗ
ＡＩＴを与える。また、ＲＡＭ３２よりいったん読み出
された８ビツトのデータ（パリティ−ビット）をラッチ
回路５８に保持さぜるためラッチ回路５８に制御信号を
５える。

ライトビット壷セレクタ５０．リードピット会セレクタ
５２．バッファ回路５４．５６およびラッチ回路５８は
、特殊モードにおいて、パリティ生成／検査部４２側の
パリティ−ビット（１ビツト）とＲＡＭ３２側のパリテ
ィ・データ（８ビツト）とを整合させるためのものであ
る。

ライトビット拳セレクタ５０は、特殊モードでＣＰＵ３
４がＲＡＭ３０にデータを書き込む時にＣＰＵ３４から
のアドレスの下位３ビツトを入力するとともに、パリテ
ィ生成／検査部４２より当該データについてのパリティ
・ビー／）Ｐｉを受は取り、ラッチ回路５８よりそのパ
リティ・ビットＰＩを書き込むべきＲＡＭ３２の記憶番
地に格納されている８ビツト・データを受は取る。ライ
トビット舎セレクタ５０は、そのアドレス下位３ビツト
で指定される８ビツト争データの桁にノぐリティ拳ビッ
トＰ１を挿入し、その挿入後の８ビツト番データをバッ
ファ回路５４を介してＲＡＭ３２へ与える。

リードビット管セレクタ５２は、特殊モードでＣＰＵ３
４がＲＡＭ３０よりデータを読み出す時ＣＰＵ３４から
のアドレスのＦ位３ビ・ノドを入力するとともに、ＲＡ
Ｍ３２より読み出された８ビツトーデータをバッファ回
路５６から受は取る。

セレクタ５２は、そのアドレスＦ位３ビ、ソトで指定さ
れる８ビツトＱデータの桁よりパリティ検査、ｙトＰｉ
を抽出し、その抽出したパリティ−ビットＰｌをパリテ
ィ生成／検査部４２に与える。このパリティ拳ビットＰ
１は、ＲＡＭ３０よりこの時読み出されたデータに対Ａ
るパリティ・ビア）である。パリティ生成／検査部４２
は、ＲＡＭ３０より読み出されたデータにつき、リード
ビット・セレクタ５２からのパリティ・ビットＰ１を基
にパリティ検査を行い、エラーを検出したときはＣＰＵ
３４に割込信号ＩＮＴを与える。

このように、この実施例では、特殊モードにおいてＲＡ
Ｍ３０に記憶される各データについてパリティ−ビット
を生成し、データ８個分のパリティ・ビット（計８ビッ
ト）をＣＰＵ３４が使わないＲＡＭ３２の１つの記憶番
地にまとめて記憶するようにしたので、ＲＡＭ３２のメ
モリ空間（記憶界Ｉｔ）が少なくてもこれを自効利用す
ることができる。

［発明の効果］ 本発明は、上述したような構成を有することにより、次
のような効果を奏する。

複数のメモリを有するフンピユータシステムにおいて、
アプリケージぼン・ソフトの事情等によりＣＰＵが使わ
ないメモリ（不使用メモリ）があるときは、使用メモリ
に記憶されるデータについて誤り検出データを生成して
それをその不使用メモリの所定番地に記憶し、後に使用
メモリからデータが読み出された時は、そのデータに対
応する誤、り検出データを不使用メモリから読み出して
誤り検査を行うことにより、使用メモリの記憶データの
信頼性を高めるようにしたので、ハード資源の有効利用
およびシステムの信頼性向上を計ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるメモリ制御装置を適
用したコンピュータシステムの主要な構成を示すブロッ
ク図、 第２図は、第１図のシステムのメモリ・マツプ図、 第３図は、本発明の第２の実施例によるメモリ制御装置
を適用したコンピュータシス１ムの主要な構成を示すブ
ロック図、 第４図は、第３図のシステムのメモリ番マツプ図、およ
び 第５図は、第２図の実施例による作用を説明するための
一部拡大メモリ争マツプ図である。 図において、 ｎｏ、１２．３０．３２・・・・ＲＡＭ。 １４．３４・・・・ＣＰＵ。 ＩＥｉ、３６・・・・マルチプレクサ、１．８．３８．
４８・・・・書込／読出制御部、２０．４０・・・・ア
ドレス豐オフセット設定部、２０．４２・・・・パリテ
ィ生成／検査部、２４．４４・・・・アドレス加算部、 ４８・・・・アドレス−シフト部、 ５０・・・・ライトビット・セレクタ、５２・・・・リ
ードビット・セレクタ、５４．５８・・・・バッファ回
路、 ５８・・・・ラッチ回路。 第１図 第２図 第４図

Claims (1)

1. 【特許請求の範囲】 複数のメモリを有するコンピュータシステムのメモリ制
   御装置において、 システムをＣＰＵが通常に第１および第２のメモリのい
   ずれにもメモリアクセスできる第１のモードもしくは前
   記ＣＰＵが前記第１のメモリに対してのみメモリアクセ
   スできる第２のモードに切り替えるための手段と、 前記第２のモードで前記ＣＰＵより前記第１のメモリに
   書き込まれる各データについて誤り検出用のデータを生
   成する手段と、 前記第１のメモリに書き込まれる各データのアドレスと
   所定の関係で対応するアドレスで前記誤り検出用データ
   を前記第２のメモリに書き込む手段と、 前記第２のモードで前記第１のメモリより各データが読
   み出される時そのデータと対応する前記誤り検出用デー
   タを前記第２のメモリより読み出す手段と、 前記第２のメモリより読み出された前記誤り検出用デー
   タを検査して前記第１のメモリより読み出されたデータ
   について誤り検出を行う手段と、を具備したことを特徴
   とするメモリ制御装置。