JPH0479337A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
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- JPH0479337A JPH0479337A JP19424890A JP19424890A JPH0479337A JP H0479337 A JPH0479337 A JP H0479337A JP 19424890 A JP19424890 A JP 19424890A JP 19424890 A JP19424890 A JP 19424890A JP H0479337 A JPH0479337 A JP H0479337A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000012212 insulator Substances 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 230000006866 deterioration Effects 0.000 abstract description 6
- 239000012535 impurity Substances 0.000 abstract description 6
- 239000000463 material Substances 0.000 abstract description 4
- 239000002784 hot electron Substances 0.000 abstract description 3
- 238000002513 implantation Methods 0.000 abstract 3
- 239000010408 film Substances 0.000 description 26
- 238000005530 etching Methods 0.000 description 5
- 239000000969 carrier Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体素子およびその製造方法に係わり、特に
、微細なＭＯＳＦＥＴ素子を構成するために用いて好適
なものである。
、微細なＭＯＳＦＥＴ素子を構成するために用いて好適
なものである。
〈従来の技術〉
ゲートに加える電圧の大きさを加減してソース・ドレイ
ン間に流れる電流の大きさを制御するようにしたＭＯＳ
ＦＥＴ素子が知られている。この種のＭＯＳＦＥＴ素子
は、第２図の素子構造説明図に示すように構成されてい
る。すなわち、先ず、第２図（ａ）に示すようにＰ型Ｓ
ｔ基板２０１上に、成膜およびパターニング等を行って
ゲート酸化膜２０３とゲート電極２０５とを形成する。
ン間に流れる電流の大きさを制御するようにしたＭＯＳ
ＦＥＴ素子が知られている。この種のＭＯＳＦＥＴ素子
は、第２図の素子構造説明図に示すように構成されてい
る。すなわち、先ず、第２図（ａ）に示すようにＰ型Ｓ
ｔ基板２０１上に、成膜およびパターニング等を行って
ゲート酸化膜２０３とゲート電極２０５とを形成する。
その後、上記ゲート電極をマスクにしてＡｓをイオン注
入することにより、ソースおよびドレインを構成するタ
メのｔｄｋ層２０７．２０９を形成し、ＮチャンネルＭ
ＯＳＦＥＴ素子を得るようにしている。
入することにより、ソースおよびドレインを構成するタ
メのｔｄｋ層２０７．２０９を形成し、ＮチャンネルＭ
ＯＳＦＥＴ素子を得るようにしている。
このようにして得られたＭＯＳＦＥＴ素子は、ゲート電
極に正の電圧を印加してゲート下のチャンネル領域に反
転層を形成してソース・ドレイン間を導通させることに
より動作させるようにしている。
極に正の電圧を印加してゲート下のチャンネル領域に反
転層を形成してソース・ドレイン間を導通させることに
より動作させるようにしている。
なお、ＰチャンネルＭＯ３ＦＥＴは、基板をｎ型にする
とともに、ソースおよびドレインをｐ゛拡散層で形成す
ればよい。
とともに、ソースおよびドレインをｐ゛拡散層で形成す
ればよい。
〈発明が解決しようとする課題〉
ところで、ＭＯＳＦＥＴ素子を微細化した場合、微細化
に伴ってチャンネル長が短（なる。このため、チャンふ
小領域の電界強度が増大し、インパクトイオン化によっ
て発生したホットキャリアがゲート酸化膜ヘトラップさ
れ、この結果、素子の駆動能力が変動してしまう問題が
あった。
に伴ってチャンネル長が短（なる。このため、チャンふ
小領域の電界強度が増大し、インパクトイオン化によっ
て発生したホットキャリアがゲート酸化膜ヘトラップさ
れ、この結果、素子の駆動能力が変動してしまう問題が
あった。
上記問題が発生する理由を第２図の（ｂ）および（Ｃ）
を参照して簡単に説明する。
を参照して簡単に説明する。
ソース・ドレイン間に電圧を印加すると、横方向電界強
度は第２図（ｂ）に示すように、ドレイン端で集中して
高くなる。そのため、第２図（Ｃ）に示すように、この
電界ピーク位置にてチャンネルを流れるエレクトロン２
１１がＳｉ格子に衝突し、ホ。
度は第２図（ｂ）に示すように、ドレイン端で集中して
高くなる。そのため、第２図（Ｃ）に示すように、この
電界ピーク位置にてチャンネルを流れるエレクトロン２
１１がＳｉ格子に衝突し、ホ。
トエレクトロン２１３、ホットホール２１５を発生させ
る。このホットホール２１５は基板へ流れるが、ホット
エレクトロン２１３はトレイン近傍のゲート酸化膜へト
ラップされて固定電荷となり、チャンネル部のキャリア
密度を下げる。その結果トレイン電流、相互コンダクタ
ンス等の駆動能力が低下してしまうので、回路動作速度
が低下したり、或いは回路が誤動作したりする等のよう
な重大な問題が発生してしまう。
る。このホットホール２１５は基板へ流れるが、ホット
エレクトロン２１３はトレイン近傍のゲート酸化膜へト
ラップされて固定電荷となり、チャンネル部のキャリア
密度を下げる。その結果トレイン電流、相互コンダクタ
ンス等の駆動能力が低下してしまうので、回路動作速度
が低下したり、或いは回路が誤動作したりする等のよう
な重大な問題が発生してしまう。
本発明は上述の問題点に鑑み、ホットキャリアが発生す
ることにより、半導体素子の特性が劣化するのを防止す
ることを目的とする。
ることにより、半導体素子の特性が劣化するのを防止す
ることを目的とする。
〈課題を解決するための手段〉
本発明は上記問題点を解決するために、基板に設けられ
たゲート電極の下側位置でソース領域およびドレイン領
域が相互に対向して設けられている半導体素子において
、上記ゲート電極の下側位置において上記ソース領域と
対向している上記ドレイン領域の端部位置に、上記基板
の表面から所定の深さにわたって絶縁物領域を形成して
いる。
たゲート電極の下側位置でソース領域およびドレイン領
域が相互に対向して設けられている半導体素子において
、上記ゲート電極の下側位置において上記ソース領域と
対向している上記ドレイン領域の端部位置に、上記基板
の表面から所定の深さにわたって絶縁物領域を形成して
いる。
また、本発明の他の特徴とするところは、基板に設けら
れたゲート電極の下側位置で相互に対向するソース領域
およびドレイン領域を設けて半導体素子を形成するよう
にした半導体素子の製造方法において、上記ゲート電極
の下側位置において上記ソース領域と対向している上記
ドレイン領域の端部位置に、上記基板の表面から所定の
深さにわたって絶縁物領域を形成する工程を設けて半導
体素子を形成するようにしている。
れたゲート電極の下側位置で相互に対向するソース領域
およびドレイン領域を設けて半導体素子を形成するよう
にした半導体素子の製造方法において、上記ゲート電極
の下側位置において上記ソース領域と対向している上記
ドレイン領域の端部位置に、上記基板の表面から所定の
深さにわたって絶縁物領域を形成する工程を設けて半導
体素子を形成するようにしている。
く作用〉
ゲート電極の下側位置においてソース領域の端部と対向
ドレイン領域の端部に絶縁物領域が設けられることによ
り、チャンネル経路がドレイン近傍で表面から深い位置
に曲げられるようになる。
ドレイン領域の端部に絶縁物領域が設けられることによ
り、チャンネル経路がドレイン近傍で表面から深い位置
に曲げられるようになる。
これにより、ホットキャリアがゲート酸化膜に入り込む
のが低（抑えられ、チャンネル電流であるエレクトロン
がドレイン近傍で深い方向に曲がり、インパクトイオン
化が深い位置で起きるようになる。その結果性しるホッ
トニレクロンは、ゲート酸化膜から距離が離れているた
め、特性劣化の原因となるゲート酸化膜へのエレクトロ
ン注入が減少する。
のが低（抑えられ、チャンネル電流であるエレクトロン
がドレイン近傍で深い方向に曲がり、インパクトイオン
化が深い位置で起きるようになる。その結果性しるホッ
トニレクロンは、ゲート酸化膜から距離が離れているた
め、特性劣化の原因となるゲート酸化膜へのエレクトロ
ン注入が減少する。
〈実施例〉
第１図は、本発明の一実施例を示し、ＭＯＳＦＥＴ素子
を得る工程の要点を説明するための要部断面図である。
を得る工程の要点を説明するための要部断面図である。
実施例のＭＯＳＦＥＴ素子を形成する場合には、先ず、
第１図（ａ）に示すように、Ｐ型Ｓｉ基板１０１上に、
３〜２０ｎｍのゲート酸化膜１０３を形成する。
第１図（ａ）に示すように、Ｐ型Ｓｉ基板１０１上に、
３〜２０ｎｍのゲート酸化膜１０３を形成する。
そして、ｎ・°ポリシリコンや高融点金属、シリサイド
等の材料により薄膜を形成するとともに、それをバター
ニングしてゲート電極１０５を形成する。
等の材料により薄膜を形成するとともに、それをバター
ニングしてゲート電極１０５を形成する。
その後、ＣＶＤ法による成膜を行うとともに、異方性エ
ツチングを行い、ゲート側壁部のみに側壁ＩＩ １０７
を形成する。これは、例えば酸化膜Ｓｉｎ、で形成する
。次に、マスク材として例えば窒化膜Ｓｉ、Ｎ、を基板
１０１の表面に成膜するとともに、エッチバックを行い
、マスク１０９を自己整合的に形成する（第１図（Ｃ）
）。
ツチングを行い、ゲート側壁部のみに側壁ＩＩ １０７
を形成する。これは、例えば酸化膜Ｓｉｎ、で形成する
。次に、マスク材として例えば窒化膜Ｓｉ、Ｎ、を基板
１０１の表面に成膜するとともに、エッチバックを行い
、マスク１０９を自己整合的に形成する（第１図（Ｃ）
）。
そして、例えばフン酸のようにマスク材およびゲート電
極に対してはエツチング性のないエンチング液を使用し
て側壁膜１０７を除去することにより、第１図（Ｃ）に
示すように、後でソースおよびドレインが形成される近
傍の基板表面部１０を露出させる。次いで、ゲート酸化
膜１０５およびマスク膜１０９を保護膜として０．０１
〜０．１ μｍ程度エツチングする。そして、次にＣＶ
Ｄおよびこれに続くエッチハックを行い、第１図（ｄ）
に示すように基板１０１中に酸化膜の絶縁膜１１１．１
１３を埋め込む。
極に対してはエツチング性のないエンチング液を使用し
て側壁膜１０７を除去することにより、第１図（Ｃ）に
示すように、後でソースおよびドレインが形成される近
傍の基板表面部１０を露出させる。次いで、ゲート酸化
膜１０５およびマスク膜１０９を保護膜として０．０１
〜０．１ μｍ程度エツチングする。そして、次にＣＶ
Ｄおよびこれに続くエッチハックを行い、第１図（ｄ）
に示すように基板１０１中に酸化膜の絶縁膜１１１．１
１３を埋め込む。
次いで、マスク膜１０９を除去するとともに、Ａｓ、Ｐ
等をイオン注入して不純物拡散層を形成し、第１図（ｅ
）に示すようにドレイン１１５およびソース１１７得る
。
等をイオン注入して不純物拡散層を形成し、第１図（ｅ
）に示すようにドレイン１１５およびソース１１７得る
。
以上の工程に続き、中間絶縁層の形成、コンタクト穴の
開口、電極配線の形成等を従来通りに行って、ＭＯ３Ｆ
ＥＴ素子を完成させる。
開口、電極配線の形成等を従来通りに行って、ＭＯ３Ｆ
ＥＴ素子を完成させる。
実施例では、このようにしてドレイン領域のソース側近
傍における基板表面から所定の深さの部分に絶縁物領域
を設けたので、チャンネル経路をドレイン近傍において
表面から深い位置に曲げることが出来る。したがって、
インパクトイオン化が深い位置で起きるようになるので
、その結果性じるホットニレクロンは、ゲート酸化膜か
ら距離が離れているため、特性劣化の原因となるゲート
酸化膜へエレクトロンが注入される確率を大幅に減らす
ことが出来、ホットキャリア劣化に対する耐性を著しく
向上させることが出来る。
傍における基板表面から所定の深さの部分に絶縁物領域
を設けたので、チャンネル経路をドレイン近傍において
表面から深い位置に曲げることが出来る。したがって、
インパクトイオン化が深い位置で起きるようになるので
、その結果性じるホットニレクロンは、ゲート酸化膜か
ら距離が離れているため、特性劣化の原因となるゲート
酸化膜へエレクトロンが注入される確率を大幅に減らす
ことが出来、ホットキャリア劣化に対する耐性を著しく
向上させることが出来る。
なお、上記の説明はＮチャンネルＭＯ３ＦＥ’Ｔ素子に
ついて述べたが、ＰチャンネルＭＯ３ＦＥＴ素子におい
ても不純物導電型を上記とは逆にするだけで全く同様に
作ることが出来る。
ついて述べたが、ＰチャンネルＭＯ３ＦＥＴ素子におい
ても不純物導電型を上記とは逆にするだけで全く同様に
作ることが出来る。
更に、上記説明では絶縁物領域１１１．１１３を、基板
のエツチングおよび酸化膜の埋め込みにより形成したが
、必ずしもこのようにして形成しなくてもよく、例えば
エツチングすることなく上記開口部を熱酸化する方法や
、上記開口部に酸素イオン注入を行う方法等により形成
するようにしてもよい。
のエツチングおよび酸化膜の埋め込みにより形成したが
、必ずしもこのようにして形成しなくてもよく、例えば
エツチングすることなく上記開口部を熱酸化する方法や
、上記開口部に酸素イオン注入を行う方法等により形成
するようにしてもよい。
なお、この絶縁物領域は酸化膜に限らず、例えば窒化膜
であってもよい。
であってもよい。
〈発明の効果〉
本発明は上述したように、ＭＯ３ＦＥＴ素子において、
ソースと対向するドレイン領域の端部に、上記ドレイン
領域を形成する拡散層不純物とは逆導電型の不純物領域
を設けるようにしたので、チャンネル経路を上記ドレイ
ン近傍において深い位置に曲げることが出来る。したが
って、ホットキャリアがゲート酸化膜に入り込むのを低
く抑えることが出来、チャンネル部のキャリア密度が下
がるのを防止することが出来る。これにより、ドレイン
電流、相互コンダクタンス等の駆動能力が低下して回路
動作速度が低下したり、或いは回路が誤動作したりする
等のような重大な問題が発生することのない半導体素子
を提供することが出来る。
ソースと対向するドレイン領域の端部に、上記ドレイン
領域を形成する拡散層不純物とは逆導電型の不純物領域
を設けるようにしたので、チャンネル経路を上記ドレイ
ン近傍において深い位置に曲げることが出来る。したが
って、ホットキャリアがゲート酸化膜に入り込むのを低
く抑えることが出来、チャンネル部のキャリア密度が下
がるのを防止することが出来る。これにより、ドレイン
電流、相互コンダクタンス等の駆動能力が低下して回路
動作速度が低下したり、或いは回路が誤動作したりする
等のような重大な問題が発生することのない半導体素子
を提供することが出来る。
第１図は、本発明の本実施例の半導体素子を製造する工
程の要部を示す断面図、 第２図は、従来の半導体素子の構成及び動作を説明する
ための断面図である。 １０１・・・基板、１０３・・・ゲート酸化膜１０５・
・・ゲート電極、１０７・・・側壁膜。 １０９・・・マスク膜、 １１１，１１３・・・絶
縁物領域１１５・・・ドレイン １１７・・・ソー
ス。 特許出願人 沖電気工業株式会社代理人
弁理士 船 橋 國 則製造工程の要部を示す断
面図 ｏ５ 製造工程の要部を示す断面［Ａ 第 １ 図
程の要部を示す断面図、 第２図は、従来の半導体素子の構成及び動作を説明する
ための断面図である。 １０１・・・基板、１０３・・・ゲート酸化膜１０５・
・・ゲート電極、１０７・・・側壁膜。 １０９・・・マスク膜、 １１１，１１３・・・絶
縁物領域１１５・・・ドレイン １１７・・・ソー
ス。 特許出願人 沖電気工業株式会社代理人
弁理士 船 橋 國 則製造工程の要部を示す断
面図 ｏ５ 製造工程の要部を示す断面［Ａ 第 １ 図
Claims (2)
- （１）基板に設けられたゲート電極の下側位置でソース
領域およびドレイン領域が相互に対向して設けられてい
る半導体素子において、 上記ゲート電極の下側位置において上記ソース領域と対
向している上記ドレイン領域の端部位置に、上記基板の
表面から所定の深さにわたって絶縁物領域が形成されて
いることを特徴とする半導体素子。 - （２）基板に設けられたゲート電極の下側位置で相互に
対向するソース領域およびドレイン領域を設けて半導体
素子を形成するようにした半導体素子の製造方法におい
て、 上記ゲート電極の下側位置において上記ソース領域と対
向している上記ドレイン領域の端部位置に、上記基板の
表面から所定の深さにわたって絶縁物領域を形成する工
程を具備することを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19424890A JPH0479337A (ja) | 1990-07-23 | 1990-07-23 | 半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19424890A JPH0479337A (ja) | 1990-07-23 | 1990-07-23 | 半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0479337A true JPH0479337A (ja) | 1992-03-12 |
Family
ID=16321452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19424890A Pending JPH0479337A (ja) | 1990-07-23 | 1990-07-23 | 半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0479337A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007110098A (ja) * | 2005-09-13 | 2007-04-26 | Infineon Technologies Ag | 応力変形させた半導体装置およびその製造方法 |
-
1990
- 1990-07-23 JP JP19424890A patent/JPH0479337A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007110098A (ja) * | 2005-09-13 | 2007-04-26 | Infineon Technologies Ag | 応力変形させた半導体装置およびその製造方法 |
| JP4644173B2 (ja) * | 2005-09-13 | 2011-03-02 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | トランジスタの製造方法 |
| US8003470B2 (en) | 2005-09-13 | 2011-08-23 | Infineon Technologies Ag | Strained semiconductor device and method of making the same |
| US8624334B2 (en) | 2005-09-13 | 2014-01-07 | Infineon Technologies Ag | Strained semiconductor device and method of making the same |
| US8946034B2 (en) | 2005-09-13 | 2015-02-03 | Infineon Technologies Ag | Strained semiconductor device and method of making the same |
| US9559204B2 (en) | 2005-09-13 | 2017-01-31 | Infineon Technologies Ag | Strained semiconductor device and method of making the same |
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