JPH0478936A - 並列ブロックシミュレーション方式 - Google Patents
並列ブロックシミュレーション方式Info
- Publication number
- JPH0478936A JPH0478936A JP2192367A JP19236790A JPH0478936A JP H0478936 A JPH0478936 A JP H0478936A JP 2192367 A JP2192367 A JP 2192367A JP 19236790 A JP19236790 A JP 19236790A JP H0478936 A JPH0478936 A JP H0478936A
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- arithmetic
- processing
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- calculation
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- 238000004088 simulation Methods 0.000 title claims abstract description 14
- 238000004364 calculation method Methods 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は並列ブロックシミュレーション方式、特に複数
の演算回路からなる装置を複数の演算装置によりシミュ
レーションを行なう並列ブロックシミュレーション方式
に関する。
の演算回路からなる装置を複数の演算装置によりシミュ
レーションを行なう並列ブロックシミュレーション方式
に関する。
従来、この種の並列ブロックシミュレーション方式は、
第3図にシミュレーションの割付図の一例を示すように
、シミュレーション対象回路を演算ブロック101,1
02.10B 104105.106,107,10
8,109,110.111および112に分割し、そ
の演算ブロックの処理する順序を考慮することなしにプ
ロセッサA、BおよびCに演算ブロックを割当てている
。(各演算ブロック中の記号A、B、Cはその演算ブロ
ックを処理するプロセッサを表す)。即ち、第3図では
単に横方向に演算ブロックを順番に割当てている。
第3図にシミュレーションの割付図の一例を示すように
、シミュレーション対象回路を演算ブロック101,1
02.10B 104105.106,107,10
8,109,110.111および112に分割し、そ
の演算ブロックの処理する順序を考慮することなしにプ
ロセッサA、BおよびCに演算ブロックを割当てている
。(各演算ブロック中の記号A、B、Cはその演算ブロ
ックを処理するプロセッサを表す)。即ち、第3図では
単に横方向に演算ブロックを順番に割当てている。
上述した従来の並列ブロックシミュレーション方式では
、演算ブロックの処理する順序を考慮することなしに、
各プロセッサに演算ブロックを割当てているため、複数
のプロセッサが並列に処理できるように構成されていて
も、第3図のように演算ブロックが各プロセッサに割当
てられている場合には、演算ブロック106のプロセッ
サBによる処理は、演算ブロック101のプロセッサA
による処理を待たねばならず、演算ブロック110のプ
ロセッサCによる処理は演算ブロック106のプロセッ
サBによる処理を待たねばならない。したがって各プロ
セッサは遂次的に実行しなければならず、処理時間が遅
くなるという問題点がある。
、演算ブロックの処理する順序を考慮することなしに、
各プロセッサに演算ブロックを割当てているため、複数
のプロセッサが並列に処理できるように構成されていて
も、第3図のように演算ブロックが各プロセッサに割当
てられている場合には、演算ブロック106のプロセッ
サBによる処理は、演算ブロック101のプロセッサA
による処理を待たねばならず、演算ブロック110のプ
ロセッサCによる処理は演算ブロック106のプロセッ
サBによる処理を待たねばならない。したがって各プロ
セッサは遂次的に実行しなければならず、処理時間が遅
くなるという問題点がある。
また演算ブロック101〜112の順にプロセッサA〜
Cを順次、繰返して割当てた場合にはプロセッサAは演
算ブロック101の処理をした後、演算ブロック104
の処理を行うというように、プロセッサが処理すべき演
算ブロックの管理が大変になるという問題点もある。
Cを順次、繰返して割当てた場合にはプロセッサAは演
算ブロック101の処理をした後、演算ブロック104
の処理を行うというように、プロセッサが処理すべき演
算ブロックの管理が大変になるという問題点もある。
本発明の並列ブロックシミュレーション方式は、シミュ
レーション対象回路をそれぞれがほぼ同規模の機能単位
を有する複数の部分回路に分割し、前記シミュレーショ
ン対象回路の外部入力から外部出力の方向に演算する順
序にしたがって前記複数の部分回路を複数の演算レベル
に割り当て、同一演算レベルに割り当てられた複数の部
分回路に対して複数の演算装置を割り当て、前記演算レ
ベルごとに同期をとりながら前記複数の演算装置によっ
てそれぞれに割り当てられた前記部分回路の演算処理を
行なうことにより構成される。
レーション対象回路をそれぞれがほぼ同規模の機能単位
を有する複数の部分回路に分割し、前記シミュレーショ
ン対象回路の外部入力から外部出力の方向に演算する順
序にしたがって前記複数の部分回路を複数の演算レベル
に割り当て、同一演算レベルに割り当てられた複数の部
分回路に対して複数の演算装置を割り当て、前記演算レ
ベルごとに同期をとりながら前記複数の演算装置によっ
てそれぞれに割り当てられた前記部分回路の演算処理を
行なうことにより構成される。
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例の適用例を示すシミュレーシ
ョンの回路分割および処理フロー図である。この適用例
は3台のプロセッサを用いた場合を示している。演算ブ
ロック10,11,12゜13.14,15,16,1
7,18,19,20.21は、はぼ同等の規模の機能
ブロックであり、外部入力から外部出力の方向に向かい
、並列に処理できる演算ブロック群ごとにレベル22゜
23および24とレベルが付けられている。レベル22
では演算ブロック10.11がプロセッサAに、演算ブ
ロック12.13がプロセッサBに、演算ブロック14
がプロセッサCに割当てられている。以下レベル23お
よび24においてもそれぞれプロセッサA、BおよびC
が割当てられる。
ョンの回路分割および処理フロー図である。この適用例
は3台のプロセッサを用いた場合を示している。演算ブ
ロック10,11,12゜13.14,15,16,1
7,18,19,20.21は、はぼ同等の規模の機能
ブロックであり、外部入力から外部出力の方向に向かい
、並列に処理できる演算ブロック群ごとにレベル22゜
23および24とレベルが付けられている。レベル22
では演算ブロック10.11がプロセッサAに、演算ブ
ロック12.13がプロセッサBに、演算ブロック14
がプロセッサCに割当てられている。以下レベル23お
よび24においてもそれぞれプロセッサA、BおよびC
が割当てられる。
第2図は各レベルにおける各プロセッサの動作のフロー
図で、第1図における各レベルのプロセッサの動作を第
2図を参照して説明を進める。それぞれのプロセッサは
まず処理した演算ブロックの数をカウントするための演
算ブロックカウンタを初期化する(ステップ30)。次
に、演算レベルの開始かどうかの判断を行い(ステップ
31)、演算対象ブロックの入力状態値を取出す(ステ
ップ32)。次に演算ブロックの論理演算を行い(ステ
ップ33)、配線先の演算ブロックへ演算結果を伝搬し
くステップ34)、演算ブロックカウンタを進める(ス
テップ35)。そこで一つの演算レベルが終了したかど
うかの判断を行い(ステップ36)、終了であれば終了
したことをホストマシンへ伝え(ステップ37)、まだ
演算すべきブロックがある場合にはステップ32へもど
る。最後に最終演算レベルまで終わったがどうかの判断
を行い(ステップ38)、最後レベルでなければ次の演
算レベルへと進み、最終レベルであればプロセッサの処
理は終了する。
図で、第1図における各レベルのプロセッサの動作を第
2図を参照して説明を進める。それぞれのプロセッサは
まず処理した演算ブロックの数をカウントするための演
算ブロックカウンタを初期化する(ステップ30)。次
に、演算レベルの開始かどうかの判断を行い(ステップ
31)、演算対象ブロックの入力状態値を取出す(ステ
ップ32)。次に演算ブロックの論理演算を行い(ステ
ップ33)、配線先の演算ブロックへ演算結果を伝搬し
くステップ34)、演算ブロックカウンタを進める(ス
テップ35)。そこで一つの演算レベルが終了したかど
うかの判断を行い(ステップ36)、終了であれば終了
したことをホストマシンへ伝え(ステップ37)、まだ
演算すべきブロックがある場合にはステップ32へもど
る。最後に最終演算レベルまで終わったがどうかの判断
を行い(ステップ38)、最後レベルでなければ次の演
算レベルへと進み、最終レベルであればプロセッサの処
理は終了する。
再び第1図の全体の動作について説明する。まず、レベ
ル22でプロセッサAは演算ブロックカウンタを初期化
し、レベルの開始であることを認識して、演算ブロック
10の評価を行い、ブロックカウンタを進める(ステッ
プ30〜35)。しかし演算ブロック11がまだ残って
いるため、演算ブロック11の入力状態値を取出し、評
価を行いブロックカウンタを進める(ステップ32〜3
5)。ここまでの処理が終了すると、既にレベル22に
おいてプロセッサAに割当てられている演算ブロックが
ないため、プロセッサAのレベル22における処理が終
了したことをホストのマシンへ通知する(ステップ36
〜37)、このような処理を、プロセッサBは演算ブロ
ック12.13の処理を、プロセッサCは演算ブロック
14の処理を同時に実行し、プロセッサA、B−C全て
がホストのマシンへレベル22の処理を終了したことを
通知した後、ホストマシンはレベル23の処理の開始を
各プロセッサA、B、Cへ通知する(ステップ38)。
ル22でプロセッサAは演算ブロックカウンタを初期化
し、レベルの開始であることを認識して、演算ブロック
10の評価を行い、ブロックカウンタを進める(ステッ
プ30〜35)。しかし演算ブロック11がまだ残って
いるため、演算ブロック11の入力状態値を取出し、評
価を行いブロックカウンタを進める(ステップ32〜3
5)。ここまでの処理が終了すると、既にレベル22に
おいてプロセッサAに割当てられている演算ブロックが
ないため、プロセッサAのレベル22における処理が終
了したことをホストのマシンへ通知する(ステップ36
〜37)、このような処理を、プロセッサBは演算ブロ
ック12.13の処理を、プロセッサCは演算ブロック
14の処理を同時に実行し、プロセッサA、B−C全て
がホストのマシンへレベル22の処理を終了したことを
通知した後、ホストマシンはレベル23の処理の開始を
各プロセッサA、B、Cへ通知する(ステップ38)。
各プロセッサA、B、Cはレベル23の処理をレベル2
2のときと同様な処理を行ない、ホストマシンはプロセ
ッサA、B、Cから処理終了の通知を受けた後に、レベ
ル24の処理の開始をホストマンシンは各プロセッサA
、B、Cへ通知し、各プロセッサは処理を開始する。レ
ベル24の処理が完了し、完了したことをホストマシン
へ伝えると、各プロセッサA、B、Cはレベル24が最
終レベルであるため、一連のプロセッサの処理は終了す
る。このようにレベル22.23.24の各レベルごと
に全てのプロセッサが同期をとりながら、外部入力から
外部出力の方向へ処理を行う。
2のときと同様な処理を行ない、ホストマシンはプロセ
ッサA、B、Cから処理終了の通知を受けた後に、レベ
ル24の処理の開始をホストマンシンは各プロセッサA
、B、Cへ通知し、各プロセッサは処理を開始する。レ
ベル24の処理が完了し、完了したことをホストマシン
へ伝えると、各プロセッサA、B、Cはレベル24が最
終レベルであるため、一連のプロセッサの処理は終了す
る。このようにレベル22.23.24の各レベルごと
に全てのプロセッサが同期をとりながら、外部入力から
外部出力の方向へ処理を行う。
以上説明したように本発明の並列ブロックシミュレーシ
ョン方式においては、それぞれの演算装置は同時に処理
を進めることができ、他の演算装置の処理が終了するの
を待つ時間を短縮できるのでシミュレーションの高速化
が図れるという効果がある。
ョン方式においては、それぞれの演算装置は同時に処理
を進めることができ、他の演算装置の処理が終了するの
を待つ時間を短縮できるのでシミュレーションの高速化
が図れるという効果がある。
第1図は本発明の一実施例の適用例を示す図、第2図は
第1図に示した適用例の各レベルのプロセッサの動作の
フロー図、第3図は従来の並列ブロックシミュレーショ
ンを説明するための図である。 10〜20,101〜112・・・演算ブロック。
第1図に示した適用例の各レベルのプロセッサの動作の
フロー図、第3図は従来の並列ブロックシミュレーショ
ンを説明するための図である。 10〜20,101〜112・・・演算ブロック。
Claims (1)
- シミュレーション対象回路をそれぞれがほぼ同規模の機
能単位を有する複数の部分回路に分割し、前記シミュレ
ーション対象回路の外部入力から外部出力の方向に演算
する順序にしたがって前記複数の部分回路を複数の演算
レベルに割り当て、同一演算レベルに割り当てられた複
数の部分回路に対して複数の演算装置を割り当て、前記
演算レベルごとに同期をとりながら前記複数の演算装置
によってそれぞれに割り当てられた前記部分回路の演算
処理を行なうことを特徴とする並列ブロックシミュレー
ション方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2192367A JPH0478936A (ja) | 1990-07-20 | 1990-07-20 | 並列ブロックシミュレーション方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2192367A JPH0478936A (ja) | 1990-07-20 | 1990-07-20 | 並列ブロックシミュレーション方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0478936A true JPH0478936A (ja) | 1992-03-12 |
Family
ID=16290106
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2192367A Pending JPH0478936A (ja) | 1990-07-20 | 1990-07-20 | 並列ブロックシミュレーション方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0478936A (ja) |
-
1990
- 1990-07-20 JP JP2192367A patent/JPH0478936A/ja active Pending
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