JPH0478936A - 並列ブロックシミュレーション方式 - Google Patents
並列ブロックシミュレーション方式Info
- Publication number
- JPH0478936A JPH0478936A JP2192367A JP19236790A JPH0478936A JP H0478936 A JPH0478936 A JP H0478936A JP 2192367 A JP2192367 A JP 2192367A JP 19236790 A JP19236790 A JP 19236790A JP H0478936 A JPH0478936 A JP H0478936A
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic
- processing
- level
- calculation
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004088 simulation Methods 0.000 title claims abstract description 14
- 238000004364 calculation method Methods 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は並列ブロックシミュレーション方式、特に複数
の演算回路からなる装置を複数の演算装置によりシミュ
レーションを行なう並列ブロックシミュレーション方式
に関する。
の演算回路からなる装置を複数の演算装置によりシミュ
レーションを行なう並列ブロックシミュレーション方式
に関する。
従来、この種の並列ブロックシミュレーション方式は、
第３図にシミュレーションの割付図の一例を示すように
、シミュレーション対象回路を演算ブロック１０１，１
０２．１０Ｂ １０４１０５．１０６，１０７，１０
８，１０９，１１０．１１１および１１２に分割し、そ
の演算ブロックの処理する順序を考慮することなしにプ
ロセッサＡ、ＢおよびＣに演算ブロックを割当てている
。（各演算ブロック中の記号Ａ、Ｂ、Ｃはその演算ブロ
ックを処理するプロセッサを表す）。即ち、第３図では
単に横方向に演算ブロックを順番に割当てている。
第３図にシミュレーションの割付図の一例を示すように
、シミュレーション対象回路を演算ブロック１０１，１
０２．１０Ｂ １０４１０５．１０６，１０７，１０
８，１０９，１１０．１１１および１１２に分割し、そ
の演算ブロックの処理する順序を考慮することなしにプ
ロセッサＡ、ＢおよびＣに演算ブロックを割当てている
。（各演算ブロック中の記号Ａ、Ｂ、Ｃはその演算ブロ
ックを処理するプロセッサを表す）。即ち、第３図では
単に横方向に演算ブロックを順番に割当てている。
上述した従来の並列ブロックシミュレーション方式では
、演算ブロックの処理する順序を考慮することなしに、
各プロセッサに演算ブロックを割当てているため、複数
のプロセッサが並列に処理できるように構成されていて
も、第３図のように演算ブロックが各プロセッサに割当
てられている場合には、演算ブロック１０６のプロセッ
サＢによる処理は、演算ブロック１０１のプロセッサＡ
による処理を待たねばならず、演算ブロック１１０のプ
ロセッサＣによる処理は演算ブロック１０６のプロセッ
サＢによる処理を待たねばならない。したがって各プロ
セッサは遂次的に実行しなければならず、処理時間が遅
くなるという問題点がある。
、演算ブロックの処理する順序を考慮することなしに、
各プロセッサに演算ブロックを割当てているため、複数
のプロセッサが並列に処理できるように構成されていて
も、第３図のように演算ブロックが各プロセッサに割当
てられている場合には、演算ブロック１０６のプロセッ
サＢによる処理は、演算ブロック１０１のプロセッサＡ
による処理を待たねばならず、演算ブロック１１０のプ
ロセッサＣによる処理は演算ブロック１０６のプロセッ
サＢによる処理を待たねばならない。したがって各プロ
セッサは遂次的に実行しなければならず、処理時間が遅
くなるという問題点がある。
また演算ブロック１０１〜１１２の順にプロセッサＡ〜
Ｃを順次、繰返して割当てた場合にはプロセッサＡは演
算ブロック１０１の処理をした後、演算ブロック１０４
の処理を行うというように、プロセッサが処理すべき演
算ブロックの管理が大変になるという問題点もある。
Ｃを順次、繰返して割当てた場合にはプロセッサＡは演
算ブロック１０１の処理をした後、演算ブロック１０４
の処理を行うというように、プロセッサが処理すべき演
算ブロックの管理が大変になるという問題点もある。
本発明の並列ブロックシミュレーション方式は、シミュ
レーション対象回路をそれぞれがほぼ同規模の機能単位
を有する複数の部分回路に分割し、前記シミュレーショ
ン対象回路の外部入力から外部出力の方向に演算する順
序にしたがって前記複数の部分回路を複数の演算レベル
に割り当て、同一演算レベルに割り当てられた複数の部
分回路に対して複数の演算装置を割り当て、前記演算レ
ベルごとに同期をとりながら前記複数の演算装置によっ
てそれぞれに割り当てられた前記部分回路の演算処理を
行なうことにより構成される。
レーション対象回路をそれぞれがほぼ同規模の機能単位
を有する複数の部分回路に分割し、前記シミュレーショ
ン対象回路の外部入力から外部出力の方向に演算する順
序にしたがって前記複数の部分回路を複数の演算レベル
に割り当て、同一演算レベルに割り当てられた複数の部
分回路に対して複数の演算装置を割り当て、前記演算レ
ベルごとに同期をとりながら前記複数の演算装置によっ
てそれぞれに割り当てられた前記部分回路の演算処理を
行なうことにより構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の適用例を示すシミュレーシ
ョンの回路分割および処理フロー図である。この適用例
は３台のプロセッサを用いた場合を示している。演算ブ
ロック１０，１１，１２゜１３．１４，１５，１６，１
７，１８，１９，２０．２１は、はぼ同等の規模の機能
ブロックであり、外部入力から外部出力の方向に向かい
、並列に処理できる演算ブロック群ごとにレベル２２゜
２３および２４とレベルが付けられている。レベル２２
では演算ブロック１０．１１がプロセッサＡに、演算ブ
ロック１２．１３がプロセッサＢに、演算ブロック１４
がプロセッサＣに割当てられている。以下レベル２３お
よび２４においてもそれぞれプロセッサＡ、ＢおよびＣ
が割当てられる。
ョンの回路分割および処理フロー図である。この適用例
は３台のプロセッサを用いた場合を示している。演算ブ
ロック１０，１１，１２゜１３．１４，１５，１６，１
７，１８，１９，２０．２１は、はぼ同等の規模の機能
ブロックであり、外部入力から外部出力の方向に向かい
、並列に処理できる演算ブロック群ごとにレベル２２゜
２３および２４とレベルが付けられている。レベル２２
では演算ブロック１０．１１がプロセッサＡに、演算ブ
ロック１２．１３がプロセッサＢに、演算ブロック１４
がプロセッサＣに割当てられている。以下レベル２３お
よび２４においてもそれぞれプロセッサＡ、ＢおよびＣ
が割当てられる。
第２図は各レベルにおける各プロセッサの動作のフロー
図で、第１図における各レベルのプロセッサの動作を第
２図を参照して説明を進める。それぞれのプロセッサは
まず処理した演算ブロックの数をカウントするための演
算ブロックカウンタを初期化する（ステップ３０）。次
に、演算レベルの開始かどうかの判断を行い（ステップ
３１）、演算対象ブロックの入力状態値を取出す（ステ
ップ３２）。次に演算ブロックの論理演算を行い（ステ
ップ３３）、配線先の演算ブロックへ演算結果を伝搬し
くステップ３４）、演算ブロックカウンタを進める（ス
テップ３５）。そこで一つの演算レベルが終了したかど
うかの判断を行い（ステップ３６）、終了であれば終了
したことをホストマシンへ伝え（ステップ３７）、まだ
演算すべきブロックがある場合にはステップ３２へもど
る。最後に最終演算レベルまで終わったがどうかの判断
を行い（ステップ３８）、最後レベルでなければ次の演
算レベルへと進み、最終レベルであればプロセッサの処
理は終了する。
図で、第１図における各レベルのプロセッサの動作を第
２図を参照して説明を進める。それぞれのプロセッサは
まず処理した演算ブロックの数をカウントするための演
算ブロックカウンタを初期化する（ステップ３０）。次
に、演算レベルの開始かどうかの判断を行い（ステップ
３１）、演算対象ブロックの入力状態値を取出す（ステ
ップ３２）。次に演算ブロックの論理演算を行い（ステ
ップ３３）、配線先の演算ブロックへ演算結果を伝搬し
くステップ３４）、演算ブロックカウンタを進める（ス
テップ３５）。そこで一つの演算レベルが終了したかど
うかの判断を行い（ステップ３６）、終了であれば終了
したことをホストマシンへ伝え（ステップ３７）、まだ
演算すべきブロックがある場合にはステップ３２へもど
る。最後に最終演算レベルまで終わったがどうかの判断
を行い（ステップ３８）、最後レベルでなければ次の演
算レベルへと進み、最終レベルであればプロセッサの処
理は終了する。
再び第１図の全体の動作について説明する。まず、レベ
ル２２でプロセッサＡは演算ブロックカウンタを初期化
し、レベルの開始であることを認識して、演算ブロック
１０の評価を行い、ブロックカウンタを進める（ステッ
プ３０〜３５）。しかし演算ブロック１１がまだ残って
いるため、演算ブロック１１の入力状態値を取出し、評
価を行いブロックカウンタを進める（ステップ３２〜３
５）。ここまでの処理が終了すると、既にレベル２２に
おいてプロセッサＡに割当てられている演算ブロックが
ないため、プロセッサＡのレベル２２における処理が終
了したことをホストのマシンへ通知する（ステップ３６
〜３７）、このような処理を、プロセッサＢは演算ブロ
ック１２．１３の処理を、プロセッサＣは演算ブロック
１４の処理を同時に実行し、プロセッサＡ、Ｂ−Ｃ全て
がホストのマシンへレベル２２の処理を終了したことを
通知した後、ホストマシンはレベル２３の処理の開始を
各プロセッサＡ、Ｂ、Ｃへ通知する（ステップ３８）。
ル２２でプロセッサＡは演算ブロックカウンタを初期化
し、レベルの開始であることを認識して、演算ブロック
１０の評価を行い、ブロックカウンタを進める（ステッ
プ３０〜３５）。しかし演算ブロック１１がまだ残って
いるため、演算ブロック１１の入力状態値を取出し、評
価を行いブロックカウンタを進める（ステップ３２〜３
５）。ここまでの処理が終了すると、既にレベル２２に
おいてプロセッサＡに割当てられている演算ブロックが
ないため、プロセッサＡのレベル２２における処理が終
了したことをホストのマシンへ通知する（ステップ３６
〜３７）、このような処理を、プロセッサＢは演算ブロ
ック１２．１３の処理を、プロセッサＣは演算ブロック
１４の処理を同時に実行し、プロセッサＡ、Ｂ−Ｃ全て
がホストのマシンへレベル２２の処理を終了したことを
通知した後、ホストマシンはレベル２３の処理の開始を
各プロセッサＡ、Ｂ、Ｃへ通知する（ステップ３８）。
各プロセッサＡ、Ｂ、Ｃはレベル２３の処理をレベル２
２のときと同様な処理を行ない、ホストマシンはプロセ
ッサＡ、Ｂ、Ｃから処理終了の通知を受けた後に、レベ
ル２４の処理の開始をホストマンシンは各プロセッサＡ
、Ｂ、Ｃへ通知し、各プロセッサは処理を開始する。レ
ベル２４の処理が完了し、完了したことをホストマシン
へ伝えると、各プロセッサＡ、Ｂ、Ｃはレベル２４が最
終レベルであるため、一連のプロセッサの処理は終了す
る。このようにレベル２２．２３．２４の各レベルごと
に全てのプロセッサが同期をとりながら、外部入力から
外部出力の方向へ処理を行う。
２のときと同様な処理を行ない、ホストマシンはプロセ
ッサＡ、Ｂ、Ｃから処理終了の通知を受けた後に、レベ
ル２４の処理の開始をホストマンシンは各プロセッサＡ
、Ｂ、Ｃへ通知し、各プロセッサは処理を開始する。レ
ベル２４の処理が完了し、完了したことをホストマシン
へ伝えると、各プロセッサＡ、Ｂ、Ｃはレベル２４が最
終レベルであるため、一連のプロセッサの処理は終了す
る。このようにレベル２２．２３．２４の各レベルごと
に全てのプロセッサが同期をとりながら、外部入力から
外部出力の方向へ処理を行う。
以上説明したように本発明の並列ブロックシミュレーシ
ョン方式においては、それぞれの演算装置は同時に処理
を進めることができ、他の演算装置の処理が終了するの
を待つ時間を短縮できるのでシミュレーションの高速化
が図れるという効果がある。
ョン方式においては、それぞれの演算装置は同時に処理
を進めることができ、他の演算装置の処理が終了するの
を待つ時間を短縮できるのでシミュレーションの高速化
が図れるという効果がある。
第１図は本発明の一実施例の適用例を示す図、第２図は
第１図に示した適用例の各レベルのプロセッサの動作の
フロー図、第３図は従来の並列ブロックシミュレーショ
ンを説明するための図である。 １０〜２０，１０１〜１１２・・・演算ブロック。
第１図に示した適用例の各レベルのプロセッサの動作の
フロー図、第３図は従来の並列ブロックシミュレーショ
ンを説明するための図である。 １０〜２０，１０１〜１１２・・・演算ブロック。
Claims (1)
- シミュレーション対象回路をそれぞれがほぼ同規模の機
能単位を有する複数の部分回路に分割し、前記シミュレ
ーション対象回路の外部入力から外部出力の方向に演算
する順序にしたがって前記複数の部分回路を複数の演算
レベルに割り当て、同一演算レベルに割り当てられた複
数の部分回路に対して複数の演算装置を割り当て、前記
演算レベルごとに同期をとりながら前記複数の演算装置
によってそれぞれに割り当てられた前記部分回路の演算
処理を行なうことを特徴とする並列ブロックシミュレー
ション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2192367A JPH0478936A (ja) | 1990-07-20 | 1990-07-20 | 並列ブロックシミュレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2192367A JPH0478936A (ja) | 1990-07-20 | 1990-07-20 | 並列ブロックシミュレーション方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0478936A true JPH0478936A (ja) | 1992-03-12 |
Family
ID=16290106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2192367A Pending JPH0478936A (ja) | 1990-07-20 | 1990-07-20 | 並列ブロックシミュレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0478936A (ja) |
-
1990
- 1990-07-20 JP JP2192367A patent/JPH0478936A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0478936A (ja) | 並列ブロックシミュレーション方式 | |
| CN113222099A (zh) | 卷积运算方法及芯片 | |
| JP2508620B2 (ja) | 論理回路シミュレ―ション装置 | |
| JPS6310263A (ja) | ベクトル処理装置 | |
| JPH06325121A (ja) | 論理シミュレ−ション方法 | |
| CN109948785B (zh) | 一种高效的神经网络电路系统和方法 | |
| JP2731252B2 (ja) | 発電プラントシミュレーション装置およびこの装置用のシミュレーションコード生成装置 | |
| JPH0628319A (ja) | 論理シミュレータ | |
| Gile et al. | Towards distributed simulation of complex discrete event systems represented by colored Petri nets: a review | |
| JP2626087B2 (ja) | 並列尤度演算装置 | |
| JPH02259843A (ja) | ソフトウェア論理シミュレーション方式 | |
| CN115964085A (zh) | 运算单元和矩阵转置及运算融合执行方法 | |
| JPH10177487A (ja) | プロセッサの命令シミュレーション方法および命令シミュレーション・システム | |
| JPH01197868A (ja) | 論理シミュレーション方法 | |
| JPS63196903A (ja) | プログラマブルコントロ−ラ | |
| JPH04360262A (ja) | 並列シミュレーション手法及び装置 | |
| JPH05307529A (ja) | 並列処理装置 | |
| Kasten | Design and Implementation of a Pipelined Virtual Computer | |
| JPH0375832A (ja) | 仮想計算機制御方式 | |
| CN111915014A (zh) | 人工智能指令的处理方法及装置、板卡、主板和电子设备 | |
| JPS607531A (ja) | 論理シミユレ−シヨン装置 | |
| JPH0810432B2 (ja) | 情報処理装置 | |
| JPH03184176A (ja) | 論理シミュレーションシステム | |
| JPH02204854A (ja) | シミュレーション処理方法 | |
| JPH0371362A (ja) | 論理シミュレーション用並列計算機 |