JPH0628319A - 論理シミュレータ - Google Patents

Abstract

(57)【要約】 【目的】 マルチプロセッサ上において、レベルソート
アルゴリズムによる論理シミュレーションを行う際、同
期処理及び低負荷プロセッサの同期待ちによる並列処理
効率の低下を制御する。 【構成】 自プロセッサ１において、他プロセッサ２〜
ｎへ接続を持つノードを、他プロセッサ出力ノード処理
手段１３にて処理した後、自プロセッサへのみの接続を
持つノードを、自プロセッサ出力ノード処理手段１４で
処理すると同時に、同期手段１１による他プロセッサと
の同期処理を並列に実行するよう制御手段１２で制御す
る。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は論理シミュレータに関し、特にレ
ベルソート方式に基づいてシミュレーション対象の回路
モデルの各レベル毎に互いに同期をとりつつ論理シミュ
レーションを実行するマルチプロセッサ構成の論理シミ
ュレータに関するものである。

【０００２】

【従来技術】従来のこの種の論理シミュレータにつき説
明する。図４は従来の論理シミュレータの構成図であ
り、図１９に示す如きシミュレーション対象の論理回路
モデルの各ライン（図１９参照）毎に、順次回路レベル
（図１９参照）のシミュレーションを並列に同期をとり
つつ実行する複数のラインシミュレーションプロセッサ
１〜ｎ（図１９の回路モデルでは、４つのラインの各々
に対応して４つのプロセッサ１〜４が必要とされる）
と、これ等ラインシミュレーションプロセッサ（以降、
単にプロセッサと称す）１〜ｎ間の通信を行うための経
路を形成するプロセッサ間接続網（ネットワーク）１０
とを含む。

【０００３】図１９の回路モデルにおいて、各ライン１
〜４は入力端子からの各信号の伝搬順序に着目して各信
号伝搬方向に付与された属性の一つであり、各ライン毎
に対応プロセッサ１〜４が設けられているのである。こ
れ等対応ラインの各ノード（レベル）のシミュレーショ
ンが順次並列的に同期をとりつつ行われる。

【０００４】各レベル０〜４は各ライン毎に各ノードを
経て順次伝搬される信号伝搬順序に着目して各ノード毎
に付与された属性の一つであり、各ライン毎に最小レベ
ル０から最大レベル４へ向けて順次シミュレーションが
実行され、レベルソート方式のシミュレーションとなる
のである。

【０００５】尚、図１９においては、各ライン１〜４毎
のレベルを合わせるべくノード３１２，３１３，３２
２，３２３，３３２，３３３，３４１が夫々追加され、
全てのライン１〜４が最大レベル４とされている。

【０００６】この様なレベルソートされたモデルでは、
あるレベルｎに含まれるノードの入力はレベル（ｎ−
１）以前のレベルに含まれるノードの出力により完全に
決定される。よって、レベル毎にシミュレーションを行
うことで、各ノードの処理は１回で済み、また同一レベ
ルに含まれるノード間には依存関係が存在しないために
並列に処理することが可能である。

【０００７】この様なレベルソートアルゴリズムをマル
チプロセッサ上で実行する場合、モデルをライン毎に各
プロセッサに分割して処理するようにしているので、各
プロセッサ間（ライン間）に接続関係（入出力関係）が
存在しなければ、各プロセッサは独立であるので、プロ
セッサ間の同期処理は必要ではない。

【０００８】しかしながら、実際には図１９に示される
様にプロセッサ間（ライン間）には互いに接続が存在す
ることは避けられず、よってレベル毎にプロセッサ間の
同期が必要となってくる。

【０００９】そこで、各プロセッサ１〜ｎには、図４に
示す如く、他プロセッサとの同期をとるための同期手段
１１と、１レベル分のノードの処理を行うためのノード
処理手段２０と、これ等同期手段１１及びノード処理手
段２０の制御を行う制御手段１２とを設けている。

【００１０】制御手段１２はノード処理手段２０に処理
開始を指示し、ノード処理が終了すると、同期手段１１
に同期処理開始指示を行い、同期処理が終了すると、そ
のレベルの終了を判断するようになっている。この制御
手段１２の制御処理フローが図１４に示されている。

【００１１】この様な手順により処理を行うことで、プ
ロセッサ間にまたがったノード間の接続が存在する場合
にも、あるプロセッサがレベルｎの処理を開始する時点
においては、全てのプロセッサがレベル（ｎ−１）の処
理を終了していることを保証し、レベルｎのノードの入
力が全て確定してからレベルｎの処理を行うようにして
いるのである。

【００１２】従来の論理シミュレータでは、ノードの評
価をなすノード処理手段２０と同期処理をなす同期手段
１１との両処理は直列的に行われており、図１８にその
様子を模式的に示している。従って、全体の処理時間は
両処理の時間の和となり、並列処理効率が低下してい
る。

【００１３】また、シミュレーション対象モデルを複数
ラインに分割して対応するラインシミュレーションプロ
セッサにより、各ライン並列に処理する場合、各レベル
における全てのプロセッサのノード評価時間を同一にす
ることは一般的に困難である。そのために、最も評価処
理時間の長いプロセッサに合致させる様に他のプロセッ
サは同期待ちを行っている。このプロセッサの同期待ち
の間は評価処理は停止状態にあり、並列処理効率が低下
することになる。

【００１４】

【発明の目的】本発明の目的は、ラインシミュレーショ
ン相互間の同期待ちによる並列処理効率の低下をできる
だけ少なくしたレベルソート方式の論理シミュレータを
提供することである。

【００１５】

【発明の構成】本発明による論理シミュレータは、複数
の入力端子から各ノードを経て順次伝搬される信号伝搬
順序に着目して各ノード毎に付与された属性の一つであ
るレベルと、前記入力端子から各信号の伝搬方向に着目
して各信号伝搬方向に付与された属性の一つであるライ
ンとが予め定義されたシミュレーション対象の回路モデ
ルに関し、前記ラインの各々に対応して設けられ対応ラ
インのシミュレーションをなすべく並列的に設けられた
複数のラインシミュレーションプロセッサにより、順次
前記レベル毎に各ライン所属のノード評価を行うレベル
ソート方式の論理シミュレータであって、前記ラインシ
ミュレーションプロセッサの各々は、他プロセッサとの
同期処理を行う同期手段と、前記回路モデル中の他ライ
ンへの出力を有するノードを処理する手段と、前記回路
モデル中の自ラインへの出力のみを有するノードを処理
する手段と、前記他ラインへの出力を有するノードの処
理終了後に前記同期手段の同期処理と前記自ラインへの
出力のみを有するノードの処理とを並列に処理制御する
制御手段とを含むことを特徴とする。

【００１６】本発明による他の論理シミュレータは、複
数の入力端子から各ノードを経て順次伝搬される信号伝
搬順序に着目して各ノード毎に付与された属性の一つで
あるレベルと、前記入力端子からの各信号の伝搬方向に
着目して各信号伝搬方向に付与された属性の一つである
ラインとが予め定義されたシミュレーション対象の回路
モデルに関し、前記ラインの各々に対応して設けられ対
応ラインのシミュレーションをなすべく並列的に設けら
れた複数のラインシミュレーションプロセッサにより、
順次前記レベル毎に各ライン所属のノード評価を行うレ
ベルソート方式の論理シミュレータであって、前記ライ
ンシミュレーションプロセッサの各々は、他プロセッサ
との同期処理を行う同期手段と、前記回路モデル中の自
ラインからの入力のみを有するノードを処理する手段
と、前記回路モデル中の他ラインからの入力を有するノ
ードを処理する手段と、前記自ラインからの入力のみを
有するノードの処理と前記同期手段の同期処理とを並列
に処理制御し、両処理の終了後に前記他ラインからの入
力を有するノードの処理を処理制御する制御手段とを含
むことを特徴とする。

【００１７】本発明による更に他の論理シミュレータ
は、複数の入力端子から各ノードを経て順次伝搬される
信号伝搬順序に着目して各ノード毎に付与された属性の
一つであるレベルと、前記入力端子から各信号の伝搬方
向に着目して各信号伝搬方向に付与された属性の一つで
あるラインとが予め定義されたシミュレーション対象の
回路モデルに関し、前記ラインの各々に対応して設けら
れ対応ラインのシミュレーションをなすべく並列的に設
けられた複数のラインシミュレーションプロセッサによ
り、順次前記レベル毎に各ライン所属のノード評価を行
うレベルソート方式の論理シミュレータであって、前記
ラインシミュレーションプロセッサの各々は、他プロセ
ッサとの同期処理を行う同期手段と、前記回路モデル中
の自ラインからの入力のみを有するノードを処理する手
段と、前記回路モデル中の他ラインからの入力と他ライ
ンへの出力とを有するノードを処理する手段と、前記回
路モデル中の他ラインからの入力と自ラインのみへの出
力と有するノードを処理する手段と、前記他ラインから
の入力と自ラインのみへの出力とを有するノードの処
理、自ラインからの入力のみを有するノードの処理及び
前記同期処理を並列に処理制御し、これ等処理の終了後
に他ラインからの入力と他ラインへの出力とを有するノ
ードの処理を処理制御する制御手段とを含むことを特徴
とする。

【００１８】

【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。

【００１９】図１は本発明の一実施例のブロック図であ
り、図４と同等部分は同一符号により示している。本実
施例による論理シミュレータはマルチプロセッサ構成で
あり、複数のプロセッサ１〜ｎと、各プロセッサ間を結
ぶプロセッサ間接続網１０とから構成される。

【００２０】各プロセッサ１〜ｎは、他プロセッサとの
同期を行う同期手段１１と、モデル中の他プロセッサ
（他ライン）への出力を持つノードを処理する他プロセ
ッサ出力ノード処理手段１３と、モデル中の自プロセッ
サへの出力のみを持つノードを処理する自プロセッサ出
力ノード処理手段１４と、これ等同期手段１１、他プロ
セッサ出力ノード処理手段１３及び自プロセッサ出力ノ
ード処理手段１４とを制御し、他プロセッサへの出力を
持つノードの処理終了後に同期処理と自プロセッサへの
出力のみを持つノードの処理とを並列に処理させる制御
手段１２とを有する。

【００２１】図５に他プロセッサ出力ノード処理手段１
３のフローチャートを、図６に自プロセッサ出力ノード
処理手段１４のフローチャートを夫々示す。

【００２２】公知のノード評価手段ではノードの評価を
最終ノードを検出するまで繰返し実行していたのに対
し、他プロセッサ出力ノード処理手段１３は、ノードの
出力の情報を参照し、出力中に他プロセッサへの出力が
１本以上あった場合に他プロセッサ出力ノードと判断
し、公知の手段と同様にノード評価を行う。また、自プ
ロセッサ出力ノード処理手段１４はノードの出力の情報
を参照し、出力中に他プロセッサへの出力がなかった場
合に自プロセッサ出力ノードと判断し、公知の手段と同
様にノード評価を行う。

【００２３】図１１に１レベル分のシミュレーションを
行う場合の制御手段１２のフローチャートを示す。制御
手段１２は他プロセッサ出力ノード処理手段１３に処理
の開始を指示し、他プロセッサ出力ノード処理手段１３
の処理終了を監視する。他プロセッサ出力ノード処理手
段１３の処理が終了したならば、同期手段１１に対して
同期処理の開始を指示し、かつ自プロセッサ出力ノード
処理手段１４に処理開始を指示する。自プロセッサ出力
ノード手段１４と同期手段１１の双方の終了を監視し、
ともに終了したならば１レベル分のシミュレーションの
終了と判断する。

【００２４】図１５に本発明の動作を模式的に示す。プ
ロセッサ１のレベルｎにおける動作に着目すると、自プ
ロセッサ出力ノード処理と同期処理とが並列に実行され
従来技術によるノード処理と同期処理との直列実行（図
１８）に比較して処理時間を短縮することが可能とな
る。

【００２５】また、図１５及び図１８の例では、レベル
ｎではプロセッサ１の処理量が大きく、レベル（ｎ＋
１）ではプロセッサ２の処理量が大きい。図１８の従来
技術では、各レベルにおける処理量の小さいプロセッサ
が同期待ちを行い、全体の処理時間は処理量の大きいプ
ロセッサの動作時間によって決定されるが、本実施例で
は、自プロセッサ出力ノード処理中に同期処理が行わ
れ、レベルｎのプロセッサ２のように同期待ちが行われ
ても、全体の処理時間には影響を与えない。

【００２６】図２は本発明の他の実施例の構成図であ
り、図１と同等部分は同一符号により示している。各プ
ロセッサ１〜ｎは、他プロセッサとの同期を行う同期手
段１１と、モデル中の他のプロセッサからの入力を持つ
ノードを処理する他プロセッサ入力ノード処理手段１５
と、モデル中の自プロセッサからの入力のみを持つノー
ドを処理する自プロセッサ入力ノード処理手段１６と、
前記同期手段１１、他プロセッサ入力ノード処理手段１
５及び自プロセッサ入力ノード処理手段１６とを制御
し、他プロセッサからの入力を持つノードの処理終了後
に同期処理と次レベルの自プロセッサからの入力のみを
持つノードの処理とを並列に処理させる制御手段１２と
を有する。

【００２７】図７に他プロセッサ入力ノード処理手段１
５のフローチャートを、図８に自プロセッサ入力ノード
処理手段１６のフローチャートを夫々示す。

【００２８】公知のノード評価手段ではノードの評価を
最終ノードを検出するまで繰返し実行していたのに対
し、他プロセッサ入力ノード処理手段１５はノードの入
力の情報を参照し、入力中に他プロセッサからの入力が
存在した場合、他プロセッサ入力ノードと判断し、公知
の手段と同様にノード評価を行う。また、自プロセッサ
入力ノード処理手段１６はノードの入力の情報を参照
し、入力中に他プロセッサへからの入力が存在しなかっ
た場合に自プロセッサ出力ノードと判断し、公知の手段
と同様にノード評価を行う。

【００２９】図１２に１レベル分のシミュレーションを
行う場合の制御手段１２のフローチャートを示す。制御
手段１２は前レベルですでに開始されている自プロセッ
サ入力ノード処理の終了を監視し、自プロセッサ入力ノ
ード処理手段１６の動作が終了したならば、他プロセッ
サ入力ノード処理手段１５に処理の開始を指示する。他
プロセッサ入力ノード処理手段１５の処理終了を監視
し、他プロセッサ入力ノード処理手段１５の処理が終了
したならば、自プロセッサ入力ノード処理手段１６に次
レベルの自プロセッサ入力ノードの処理の開始を指示
し、かつ同期手段１１に対して同期処理の開始を指示す
る。同期手段１１の処理終了を監視し、終了したならば
１レベル分のシミュレーションの終了と判断する。

【００３０】図１６に本実施例の動作を模式的に示す。
プロセッサ１の動作に着目すると、レベル（ｎ＋１）の
自プロセッサ入力ノード処理とレベルｎの同期処理とが
並列に実行され、従来技術によるノード処理と同期処理
との直列実行（図１８）に比較して処理時間を短縮する
ことが可能である。

【００３１】また、図１６及び図１８の例では、レベル
ｎではプロセッサ１の処理量が大きく、レベル（ｎ＋
１）ではプロセッサ２の処理量が大きい。図１８の従来
技術では各レベルにおける処理量の小さいプロセッサが
同期待ちを行い、全体の処理時間は処理量の大きいプロ
セッサの動作時間によって決定されるが、本実施例で
は、次レベルの自プロセッサ入力ノード処理中に同期処
理が行われ、プロセッサ２のレベルｎのように同期待ち
が行われても、全体の処理時間には影響を与えていな
い。

【００３２】図３は本発明の更に他の実施例の構成図で
あり、図１，２と同等部分は同一符号により示してい
る。各プロセッサ１〜ｎは、他プロセッサとの同期を行
う同期手段１１と、モデル中の自プロセッサからの入力
のみを持つノードを処理する自プロセッサ入力ノード処
理手段１６と、モデル中の他のプロセッサからの入力と
他プロセッサへの出力を持つノードを処理する他プロセ
ッサ入力他プロセッサ出力ノード処理手段１７と、モデ
ル中の他プロセッサからの入力と自プロセッサへの出力
のみを持つノードを処理する他プロセッサ入力自プロセ
ッサ出力ノード処理手段１８と、同期手段１１、自プロ
セッサ入力ノード処理手段１６、他プロセッサ入力他プ
ロセッサ出力ノード処理手段１７及び他プロセッサ入力
自プロセッサ出力ノード処理手段１８とを制御し、他プ
ロセッサからの入力と自プロセッサのみへの出力を持つ
ノードの処理及び自プロセッサからの入力のみを持つノ
ードの処理と同期処理とを並列に処理させ、両処理の終
了後に他プロセッサからの入力と他プロセッサへの出力
を持つノードの処理をさせる制御手段１２とを有する。

【００３３】図８に自プロセッサ入力ノード処理手段１
６のフローチャートを、図９に他プロセッサ入力他プロ
セッサ出力ノード処理手段１７のフローチャートを、図
１０に他プロセッサ入力自プロセッサ出力ノード処理手
段１８のフローチャートを夫々示す。

【００３４】公知のノード評価手段ではノードの評価を
最終ノードを検出するまで繰返し実行していたのに対
し、自プロセッサ入力ノード処理手段１６はノードの入
力の情報を参照し、入力中に他プロセッサからの入力が
なかった場合に自プロセッサ入力ノードと判断し、公知
の手段と同様にノード評価を行う。

【００３５】また、他プロセッサ入力他プロセッサ出力
ノード処理手段１７はノードの入力の情報を参照し、入
力中に他プロセッサからの入力が存在し、かつノードの
出力の情報を参照し、出力中に他プロセッサへの出力が
存在した場合に他プロセッサ入力他プロセッサ出力ノー
ドと判断し、公知の手段と同様にノード評価を行う。

【００３６】また、他プロセッサ入力自プロセッサ出力
ノード処理手段１８はノードの入力の情報を参照し、入
力中に他プロセッサからの入力が存在し、かつノードの
出力の情報を参照し、出力中に他プロセッサへの出力が
存在しなかった場合に他プロセッサ入力自プロセッサ出
力ノードと判断し、公知の手段と同様にノード評価を行
う。

【００３７】図１３に１レベル分のシミュレーションを
行う場合の制御手段１２のフローチャートを示す。制御
手段１２は前レベルで既に開始されている自プロセッサ
入力ノード処理の終了を監視し、自プロセッサ入力ノー
ド処理手段１６の動作が終了したならば、他プロセッサ
入力他プロセッサ出力ノード処理手段１７に処理の開始
を指示する。他プロセッサ入力他プロセッサ出力ノード
処理手段１７の処理終了を監視し、他プロセッサ入力他
プロセッサ出力ノード処理手段１７の処理が終了したな
らば、同期手段１１に対して同期処理の開始を指示し、
かつ他プロセッサ入力自プロセッサ出力ノード処理手段
１８に処理の開始を指示する。

【００３８】他プロセッサ入力自プロセッサ出力ノード
処理手段１８の終了を監視し、他プロセッサ入力自プロ
セッサ出力ノード処理手段１８の処理が終了したなら
ば、自プロセッサ入力ノード処理手段１６に次レベルの
自プロセッサ入力ノードの処理の開始を指示する。同期
手段１１の終了を監視し、終了したならば１レベル分の
シミュレーションの終了と判断する。

【００３９】図１７に本発明の動作を模式的に示す。プ
ロセッサ２の動作に着目すると、レベルｎの他プロセッ
サ入力自プロセッサ出力ノード処理及びレベル（ｎ＋
１）の自プロセッサ入力ノード処理とレベルｎの同期処
理とが並列に実行され、従来技術によるノード処理と同
期処理との直列実行（図１８）に比較して処理時間を短
縮することが可能となる。

【００４０】また、図１７及び図１８の例では、レベル
ｎではプロセッサ１の処理量が大きく、レベル（ｎ＋
１）ではプロセッサ２の処理量が大きい。図１８の従来
技術では各レベルにおける処理量の小さいプロセッサが
同期待ちを行い、全体の処理時間は処理量の大きいプロ
セッサの動作時間によって決定されるが、本実施例で
は、現レベルの他プロセッサ入力自プロセッサ出力ノー
ド処理及び次レベルの自プロセッサ入力ノード処理中に
同期処理が行われて、プロセッサ２のレベルｎのように
同期待ちが行われても、全体の処理時間には影響を与え
ていない。

【００４１】また、他プロセッサ入力他プロセッサ出力
ノードの処理終了後、他プロセッサ入力自プロセッサ出
力ノードの処理を待たずに同期処理を開始できるため、
同期待ちの時間を減少させることができる。

【００４２】

【発明の効果】以上述べたように、本発明によれば、他
プロセッサへの出力を持つノードの処理終了後に同期処
理と自プロセッサへの出力のみを持つノードの処理とを
並列に行うことにより、同期処理に必要な時間を見かけ
上減少させる効果がある。

【００４３】また、各プロセッサのノード処理時間が異
なる場合でも、プロセッサが同期待ちによる、ノード処
理手段の停止時間を低減することが可能であり、並列処
理効率を向上させる効果がある。

【００４４】更に、他プロセッサからの入力を持つノー
ドの処理終了後に同期処理と次レベルの自プロセッサか
らの入力のみを持つノードの処理とを並列に行うことに
より、同期処理に必要な時間を見かけ上減少させる効果
がある。

【００４５】また、各プロセッサのノード処理時間が異
なる場合でも、プロセッサが同期待ちによる、ノード処
理手段の停止時間を低減することが可能であり、並列処
理効率を向上させる効果がある。

【００４６】更にまた、他プロセッサからの入力を持
ち、かつ他プロセッサへの出力を持つノードの処理終了
後に同期処理と、他プロセッサからの入力と自プロセッ
サへの出力とを持つノードの処理及び次レベルの自プロ
セッサからの入力のみを持つノードの処理とを並列に行
うことにより、同期処理に必要な時間を見かけ上減少さ
せる効果がある。

【００４７】また、各プロセッサのノード処理時間が異
なる場合でも、プロセッサが同期待ちによるノード処理
手段の停止時間を低減することが可能であり、並列処理
効率を向上させる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】本発明の他の実施例の構成図である。

【図３】本発明の更に他の実施例の構成図である。

【図４】従来の論理シミュレータの構成図である。

【図５】図１の他プロセッサ出力ノード処理手段１３の
動作を示すフローチャートである。

【図６】図１の自プロセッサ出力ノード処理手段１４の
動作を示すフローチャートである。

【図７】図２の他プロセッサ入力ノード処理手段１５の
動作を示すフローチャートである。

【図８】図２の自プロセッサ入力ノード処理手段１６の
動作を示すフローチャートである。

【図９】図３の他プロセッサ入力他プロセッサ出力ノー
ド処理手段１７の動作を示すフローチャートである。

【図１０】図３の他プロセッサ入力自プロセッサ出力ノ
ード処理手段１８の動作を示すフローチャートである。

【図１１】図１の制御手段１２の動作を示すフローチャ
ートである。

【図１２】図２の制御手段１２の動作を示すフローチャ
ートである。

【図１３】図３の制御手段１２の動作を示すフローチャ
ートである。

【図１４】図４に示した従来の制御手段１２の動作を示
すフローチャートである。

【図１５】図１の装置の動作を模式的に示したタイムチ
ャートである。

【図１６】図２の装置の動作を模式的に示したタイムチ
ャートである。

【図１７】図３の装置の動作を模式的に示したタイムチ
ャートである。

【図１８】従来の論理シミュレータの動作を模式的に示
したタイムチャートである。

【図１９】論理シミュレーション対象回路のモデル図で
ある。

【符号の説明】

１〜ｎ ラインシミュレーションプロセッサ １０ プロセッサ間接続網 １１ 同期手段 １２ 制御手段 １３ 他プロセッサ出力ノード処理手段 １４ 自プロセッサ出力ノード処理手段 １５ 他プロセッサ入力ノード処理手段 １６ 自プロセッサ入力ノード処理手段 １７ 他プロセッサ入力他プロセッサ出力ノード処理手
段 １８ 他プロセッサ入力自プロセッサ出力ノード処理手
段

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の入力端子から各ノードを経て順次
   伝搬される信号伝搬順序に着目して各ノード毎に付与さ
   れた属性の一つであるレベルと、前記入力端子から各信
   号の伝搬方向に着目して各信号伝搬方向に付与された属
   性の一つであるラインとが予め定義されたシミュレーシ
   ョン対象の回路モデルに関し、前記ラインの各々に対応
   して設けられ対応ラインのシミュレーションをなすべく
   並列的に設けられた複数のラインシミュレーションプロ
   セッサにより、順次前記レベル毎に各ライン所属のノー
   ド評価を行うレベルソート方式の論理シミュレータであ
   って、前記ラインシミュレーションプロセッサの各々
   は、他プロセッサとの同期処理を行う同期手段と、前記
   回路モデル中の他ラインへの出力を有するノードを処理
   する手段と、前記回路モデル中の自ラインへの出力のみ
   を有するノードを処理する手段と、前記他ラインへの出
   力を有するノードの処理終了後に前記同期手段の同期処
   理と前記自ラインへの出力のみを有するノードの処理と
   を並列に処理制御する制御手段とを含むことを特徴とす
   る論理シミュレータ。
2. 【請求項２】 複数の入力端子から各ノードを経て順次
   伝搬される信号伝搬順序に着目して各ノード毎に付与さ
   れた属性の一つであるレベルと、前記入力端子からの各
   信号の伝搬方向に着目して各信号伝搬方向に付与された
   属性の一つであるラインとが予め定義されたシミュレー
   ション対象の回路モデルに関し、前記ラインの各々に対
   応して設けられ対応ラインのシミュレーションをなすべ
   く並列的に設けられた複数のラインシミュレーションプ
   ロセッサにより、順次前記レベル毎に各ライン所属のノ
   ード評価を行うレベルソート方式の論理シミュレータで
   あって、前記ラインシミュレーションプロセッサの各々
   は、他プロセッサとの同期処理を行う同期手段と、前記
   回路モデル中の自ラインからの入力のみを有するノード
   を処理する手段と、前記回路モデル中の他ラインからの
   入力を有するノードを処理する手段と、前記自ラインか
   らの入力のみを有するノードの処理と前記同期手段の同
   期処理とを並列に処理制御し、両処理の終了後に前記他
   ラインからの入力を有するノードの処理を処理制御する
   制御手段とを含むことを特徴とする論理シミュレータ。
3. 【請求項３】 複数の入力端子から各ノードを経て順次
   伝搬される信号伝搬順序に着目して各ノード毎に付与さ
   れた属性の一つであるレベルと、前記入力端子から各信
   号の伝搬方向に着目して各信号伝搬方向に付与された属
   性の一つであるラインとが予め定義されたシミュレーシ
   ョン対象の回路モデルに関し、前記ラインの各々に対応
   して設けられ対応ラインのシミュレーションをなすべく
   並列的に設けられた複数のラインシミュレーションプロ
   セッサにより、順次前記レベル毎に各ライン所属のノー
   ド評価を行うレベルソート方式の論理シミュレータであ
   って、前記ラインシミュレーションプロセッサの各々
   は、他プロセッサとの同期処理を行う同期手段と、前記
   回路モデル中の自ラインからの入力のみを有するノード
   を処理する手段と、前記回路モデル中の他ラインからの
   入力と他ラインへの出力とを有するノードを処理する手
   段と、前記回路モデル中の他ラインからの入力と自ライ
   ンのみへの出力とを有するノードを処理する手段と、前
   記他ラインからの入力と自ラインのみへの出力とを有す
   るノードの処理、自ラインからの入力のみを有するノー
   ドの処理及び前記同期処理を並列に処理制御し、これ等
   処理の終了後に他ラインからの入力と他ラインへの出力
   とを有するノードの処理を処理制御する制御手段とを含
   むことを特徴とする論理シミュレータ。