JPH03198161A - 論理設計並列処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 論理回路の設計において、段階を追って詳細化を進める
階層設計を用い、各段階における解の詳細化を複数のプ
ロセッサに分配し並列に実行させる論理設計並列処理方
式に関し、 並列処理中のプロセッサ間の通信を削減することを目的
とし、 複数の処理プロセッサと、入力される設計仕様から論理
回路の構成要素である複数の機能ブロックを取り出し、
複数の処理プロセッサに各機能ブロックの詳細化を並列
に実行させる制御プロセッサとを備えた論理設計並列処
理方式において、制御プロセッサは、各機能ブロックご
とに他の機能ブロックとの接続関係を見積もり、その見
積もり情報を対応する機能ブロックとともに分配する見
積もり生成手段を備え、各処理プロセッサは、分配され
る機能ブロックおよび対応する見積もり情報を格納する
格納手段と、接続関係が必要なときには見積もり情報を
参照し、分配された機能ブロックの詳細化を実行する設
計手段とを備えて構成される。

〔産業上の利用分野〕

本発明は、論理回路の設計において、段階を追って詳細
化を進める階層設計を用い、各段階における解の詳細化
を複数のプロセッサに分配して並列に実行させる論理設
計並列処理方式に関する。

〔従来の技術〕

自然数の総和を求める論理回路の設計を例にして従来の
論理設計並列処理方式について説明する。

第５図は、自然数の総和を求めるデータバスを説明する
図である。

図において、自然数の最小値であるｒｌ、がマルチプレ
クサ６１に入力される。自然数は、マルチプレクサ６１
の出力をレジスタ６３を介してインクリメンタ６５に入
力し、インクリメンタ６５において「１」増分した値を
マルチプレクサ６１に戻す過程を繰り返すことにより生
成される。

また、総和の初期値となる「０」がマルチプレクサ６７
に入力される。自然数の総和は、マルチプレクサ６７の
出力をレジスタ６９を介して加算器７１に入力し、自然
数の生成に合わせて加算器７１においてレジスタ６３が
格納する自然数との加算を行い、その結果をマルチプレ
クサ６７に戻す過程を繰り返すことにより求められる。

処理の終了は、判定器７３が、レジスタ６３に格納され
る自然数と入力部７５から入力される自然数の上限が一
致するときに終了する。

求められた総和は、レジスタ６９に接続される出力部７
７から取り出される。

このように、処理の目的に応じて段階を追ったデータバ
スを生成することができる。論理回路の階層設計では、
上述したデータバスから第６図に示すように、論理回路
の構成要素となる機能ブロック（マルチプレクサ６１、
レジスタ６３、インクリメンタ６５、マルチプレクサ６
７、レジスタ６９、加算器７１、判定器７３、入力部７
５、出力部７７）を取り出し、これを詳細化する。詳細
化とは、機能ブロックを実現するためのゲートアレー等
の具体的な回路を決定する処理である。

このとき、各機能ブロックは、機能ブロック間の接続に
関する情報を除けば独立に詳細化が可能である。そこで
、各機能ブロックは、別々のプロセッサに分配され、並
列に詳細化が実行される。

論理回路の設計は、各プロセッサにおける詳細化の結果
から回路面積、遅延時間等を評価し、設計上の制約条件
が満足されるとき終了される。

〔発明が解決しようとする課題〕

ところで、上述した各機能ブロック間には接続関係があ
る。例えば、第７図に示すように、マルチプレクサ６７
の回路を決定するには、マルチプレクサ６７の出力側に
あるレジスタ６９を構成する回路の入力端子の数が必要
である。他の機能ブロックについても、第７図の矢印で
示すように、出力側の機能ブロックの情報が同様に必要
である。

したがって、各プロセッサは、詳細化実行に際し、自装
置に分配された機能ブロックと接続関係のある機能ブロ
ックが分配されたプロセッサに対して、入力負荷係数を
参照するためにデータの要求を行い、その処理終了を待
つことがある。

また、詳細化の結果を評価した結果がファンアウト数違
反等、設計上の制約条件を満たさないときには、再度各
プロセッサにおいて詳細化を実行させるが、このときに
も、上述したプロセッサ間の通信が同様にして行われる
。

このように、従来の論理設計並列処理方式は、接続関係
の存在する部分を他のプロセッサに分配していることか
ら、並列処理中にプロセッサ間の通信が不可欠であり、
プロセッサの台数が増加しても並列度が向上しなかった
。

本発明は、このような点を解決するためのものであり、
並列処理中のプロセッサ間の通信を削減することができ
る論理設計並列処理方式を提供することを目的としてい
る。

〔課題を解決するための手段］ 第１図は、本発明の原理ブロック図である。

図において、論理設計並列処理方式では、制御プロセッ
サ１５が、入力される設計仕様から論理回路の構成要素
である複数の機能ブロックを取り出し、複数の処理プロ
セッサ１０に各機能ブロックの詳細化を並列に実行させ
る。

本発明では、制御プロセッサ１５は、見積もり生成手段
１７を備える。

見積もり生成手段１７は、各機能ブロックごとに他の機
能ブロックとの接続関係を見積もり、その見積もり情報
を対応する機能ブロックとともに分配する。

また、各処理プロセッサ１０は、格納手段１１と、設計
手段１３とを備える。

格納手段１１は、分配される機能ブロックおよび対応す
る見積もり情報を格納する。

設計手段１３は、接続関係が必要なときには見積もり情
報を参照し、分配された機能ブロックの詳細化を実行す
る。

〔作　用〕

制御プロセッサ１５は、入力された設計仕様から論理回
路の構成要素である複数の機能ブロックを取り出し、機
能ブロックごとに他の機能ブロックとの接続関係を見積
もり、機能ブロックと対応する見積もり情報を複数の処
理プロセッサ１０に分配する。

各処理プロセッサ１０の設計手段１３は、分配される機
能ブロックの詳細化を実行する。他の機能ブロックとの
接続に関わる部分の詳細化を行うときには、分配された
見積もり情報を参照する。

したがって、各処理プロセッサ１０は、他の処理プロセ
ッサ１０にデータの要求を行う必要が無くなり、並列処
理中のプロセッサ間通信が削減される。

［実施例］ 以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の並列処理方式を採用するプロセッサ
の実施例構成を示すブロック図である。

プロセッサ２０において、設計機構２１は、設計に必要
な知識ベースを有して機能ブロックの詳細化を実行し、
見積もり生成機構２３、通信制御機構２５、ワーキング
メモリ２７が接続される。

見積もり生成機構２５は、機能ブロックごとに接続関係
の見積もりを行って見積もり値を生成し、通信制御機構
２５、ワーキングメモリ２７が接続される。通信制御機
構２５は、他のプロセッサ２０との通信を制御し、ワー
キングメモリ２７が接続される。

設計機構２１の知識ベースは、複数種類の機能ブロック
（レジスタ、マルチプレクサ等）の情報を有し、それぞ
れについて、仕様が異なる複数の情報が登録されている
。また、各機能ブロックを構成する候補となる複数の回
路の情報が登録されている。

なお、実施例では、同様の構成のプロセッサを８個（プ
ロセッサ２０゜、２０１、・・・、２ｏ、）備えて、自
然数の総和を求める論理回路の設計を行うものとする。

また、プロセッサ２０．は、システム全体の制御を行う
とともに、詳細化の処理も行うものとする。

ここで、第１図と第２図との対応関係を示す。

処理プロセッサ１０は、プロセッサ２０．．２０７、・
・・　２０．に相当する。

制御プロセッサ１５は、プロセッサ２０．に相当する。

格納手段１１は、ワーキングメモリ２７に相当する。

設計手段１３は、設計機構２１に相当する。

見積もり生成手段１７は、見積もり生成機構２３に相当
する。

なお、通信制御機構２５は、プロセッサ２ｏの標準構成
部である。

第３図は、実施例の動作の流れを説明する図である。ま
た、第４図は、実施例の各プロセッサ間のスケジューリ
ングを説明する図である。

以下、第２図ないし第４図を参照して実施例の動作につ
いて説明する。

■プロセッサ２０゜は、人力される設計仕様に応じて、
自然数の総和を求めるためのデータバスを決定する。ま
た、プロセッサ２０゜は、知識ベースに登録される複数
の機能ブロックから、入力された設計仕様と属性にした
がって、データバス上の機能ブロックを選択し決定する
。また、各機能ブロックがどの機能ブロックに接続され
るか等の接続情報を生成する。

■プロセッサ２０゜の見積もり生成機構２３は、各機能
ブロックの入力端子の入力負荷および出力端子側に接続
される機能ブロックの入力端子の入力負荷の見積もりを
行う。

生成される見積もり値は、ビット幅と回路の入力負荷係
数の関数である。

■プロセッサ２０゜は、各機能ブロックおよび対応する
見積もり値を各プロセッサ２０゜、・・・２０、に分配
する。

機能ブロックが分配される各プロセッサ２０゜、・・・
、２０フは、詳細化処理を行っておらず、且つプロセッ
サ番号の小さいものから選択される。また、機能ブロッ
クは、複雑で処理に時間を要するものから選択される。

例えば、最も時間を要する加算器の詳細化がプロセッサ
２０゜に、次に時間を要するインクリメンタの詳細化が
プロセッサ２０、に分配される。機能ブロックの優先度
に関する情報は、プロセッサ２０゜の設計機構２１の知
識ベースに格納される情報を利用する。

■機能ブロックの分配に応じて、プロセッサ２０゜は、
自装置に分配される機能ブロックおよび対応する見積も
り値をワーキングメモリ２７に格納する。他のプロセッ
サ２０３、・・・、２０．に分配される機能ブロックお
よび対応する見積もり値は、ワーキングメモリ２７に書
き込まれ、通信制御機構２５から送出される。

各プロセッサ２０Ｉ、・・・、２０．は、通信制御機構
２５を介して機能ブロックと対応する見積もり値を受信
し、これらをワーキングメモリ２７に格納する。

■各プロセッサ２０゜、・・・、２０？の設計機構２３
は、割り当てられた機能ブロックの詳細化を実行する。

他の機能ブロックとの接続に関わる部分の詳細化を行う
ときには、ワーキングメモリ２７に格納された見積もり
値を参照する。また、機能ブロックのビット幅から回路
の規模が決定するので、見積もり値から、配線容量の概
算が可能となる。

■各プロセッサ２０１、・・・、２０．において、詳細
化が終了すると、この結果は、プロセッサ２０゜に集め
られる。

■プロセッサ２０゜は、自装置における詳細化の結果お
よび各プロセッサ２０Ｉ、・・・、２０．における詳細
化の結果から回路面積、遅延時間を計算し、設計上の制
約条件の評価を行う。

■回路設計は、制約条件が満足されるまで、上述した手
順■の機能ブロックの詳細化からの過程が繰り返される
。

このようにして、各プロセッサ２０゜、・・・、２０、
は、機能ブロックとともに他の機能ブロックとの接続関
係の見積もり値を分配されることにより、接続に関する
情報に関しても独立に詳細化を実行することが可能とな
る。したがって、実施例の並列処理方式によれば、分配
処理および詳細化の結果の評価（前処理、後処理）を除
いた処理を独立に実行することが可能となる。

〔発明の効果〕

本発明によれば、機能ブロックとともに接続関係の見積
もり情報が各プロセッサに分配され、これを参照して詳
細化が実行されるので、各プロセッサ間、並列処理中に
他のプロセッサの処理終了を待つことがなくなる。した
がって、複数のプロセッサを効率的に使用し、並列処理
の時間を短縮することが可能となる。

また、各プロセッサに対して、機能ブロックを詳細化す
るための先行関係を考慮せずに機能ブロックを分配でき
るので、負荷分散のための計算を小さくすることができ
る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は実施例構成を示すブロック図、第３図は動作の
流れを説明する図、 第４図は各プロセッサ間のスケジューリングを説明する
図、 第５図は自然数の総和を求めるデータバスを説明する図
、 第６図はデータバスの詳細化を説明する図、第７図はプ
ロセッサ間の通信を説明する図である。 図において、 １０は処理プロセッサ、 １１は格納手段、 １３は設計手段、 １５は制御プロセッサ、 １７は見積もり生成手段、 ０はプロセッサ、 １は設計機構、 ３は見積もり生成機構、 ５は通信制御機構、 ７はワーキングメモリ、 １．６７はマルチプレクサ、 ３．６９はレジスタ、 ５はインクリメンタ、 １は加算器、 ３は判定器、 ５は人力部、 ７は出力部である。 本発明の原理ブロック図 第 図 実施例構成を示すブロック図 第２図 実施例の動作の流れを説明する図 第 図 各プロセッサ間のスケジューリングを説明する図第 図 自然数の総和を求めるデータバスを説明する図第 図 詳細化を説明する図

Claims (1)

【特許請求の範囲】
1. （１）複数の処理プロセッサ（１０）と、 入力される設計仕様から論理回路の構成要素である複数
   の機能ブロックを取り出し、前記複数の処理プロセッサ
   （１０）に各機能ブロックの詳細化を並列に実行させる
   制御プロセッサ（１５）とを備えた論理設計並列処理方
   式において、 前記制御プロセッサ（１５）は、 各機能ブロックごとに他の機能ブロックとの接続関係を
   見積もり、その見積もり情報を対応する機能ブロックと
   ともに分配する見積もり生成手段（１７）を備え、 前記各処理プロセッサ（１０）は、 分配される機能ブロックおよび対応する見積もり情報を
   格納する格納手段（１１）と、 前記接続関係が必要なときには前記見積もり情報を参照
   し、分配された機能ブロックの詳細化を実行する設計手
   段（１３）と を備えたことを特徴とする論理設計並列処理方式。