JPH0474354U

JPH0474354U -

Info

Publication number: JPH0474354U
Application number: JP11630490U
Authority: JP
Priority date: 1990-11-06
Filing date: 1990-11-06
Publication date: 1992-06-29

Description

[Brief explanation of drawings]

第１図は本考案の一実施例のクロツク同期式シ
リアル・インターフエス回路のブロツク図、第２
図は第１図のクロツク同期式シリアル・インター
フエス回路を内蔵したシングルチツプマイクロコ
ンピユータを使用した例を示すブロツク図、第３
図は第１図のクロツク同期式シリアル・インター
フエス回路のタイミング図、第４図は本考案の他
の実施例のクロツク同期式シリアル・インターフ
エス回路の動作を示すタイミング図、第５図は従
来のクロツク同期式シリアル・インターフエスの
ブロツク図、第６図は従来のクロツク同期式シリ
アル・インターフエスのタミング図である。１……コンペア・レジスタ（ＣＲ）、２……コ
ンパレータ（ＣＯＭＰＡＲＡＴＯＲ）、３……キ
ヤプチヤ・レジスタ（ＣＲＴ）、４……シフト・
レジスタ（ＳＩＯ）、５……シリアル・クロツク
・カウンタ、６……シリアル・クロツク制御回路
、７……マルチ・プレクサ（ＭＰＸ）、８……シ
リアル・データ出力ラツチ、９……割り込み制御
回路、１０……シリアル・インターフエス・モー
ド・レジスタ、１１……シリアル・データ入力端
子、１２……シリアル・データ出力端子、１３…
…シリアルクロツク入出力端子、１４……入力バ
ツフア、１５……出力バツフア、１６……コンペ
ア・レジスタ一致信号、１７……キヤプチヤ信号
、１８……シリアル転送終了割り込み信号、１９
……シリアル・クロツク（φ）、２０……内部バ
ス、２１……割り込み発生制御信号、２２……シ
リアル・クロツク選択信号、２３……シリアル・
クロツク、２４……マスタＣＰＵ、２５……本考
案のシリアル・インターフエスを内蔵したスレー
ブＣＰＵ、２６……従来のシリアル・インターフ
エス・モード・レジスタ、２７……従来の割り込
み制御回路。 FIG. 1 is a block diagram of a clock synchronous serial interface circuit according to an embodiment of the present invention, and FIG.
Figure 1 is a block diagram showing an example of using a single-chip microcomputer with a built-in clock synchronous serial interface circuit;
1 is a timing diagram of the clock synchronous serial interface circuit of FIG. 1, FIG. 4 is a timing diagram showing the operation of a clock synchronous serial interface circuit according to another embodiment of the present invention, and FIG. 5 is a timing diagram of the conventional clock synchronous serial interface circuit. FIG. 6 is a timing diagram of a conventional clock synchronous serial interface. 1...Compare register (CR), 2...Comparator (COMPARATOR), 3...Capture register (CRT), 4...Shift register
Register (SIO), 5... Serial clock counter, 6... Serial clock control circuit, 7... Multiplexer (MPX), 8... Serial data output latch, 9... Interrupt control circuit, 10 ... Serial interface mode register, 11 ... Serial data input terminal, 12 ... Serial data output terminal, 13 ...
... Serial clock input/output terminal, 14 ... Input buffer, 15 ... Output buffer, 16 ... Compare register match signal, 17 ... Capture signal, 18 ... Serial transfer end interrupt signal, 19
... Serial clock (φ), 20 ... Internal bus, 21 ... Interrupt generation control signal, 22 ... Serial clock selection signal, 23 ... Serial
Clock, 24... Master CPU, 25... Slave CPU incorporating the serial interface of the present invention, 26... Conventional serial interface mode register, 27... Conventional interrupt control circuit.

Claims

[Scope of utility model registration request]

A capture register stores the value of the shift register, and a compare register stores the data to be compared with the input serial data.
an interrupt from a register, a comparator that compares the value stored in the capture register with the value stored in the compare register, and a signal output from the comparator and a signal output from the serial clock counter. 1. A serial interface circuit comprising: an interrupt control circuit for controlling the generation of a serial interface circuit;