JPH0474251A - 直列データのインタフェース切換の制御回路 - Google Patents
直列データのインタフェース切換の制御回路Info
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- JPH0474251A JPH0474251A JP18884090A JP18884090A JPH0474251A JP H0474251 A JPH0474251 A JP H0474251A JP 18884090 A JP18884090 A JP 18884090A JP 18884090 A JP18884090 A JP 18884090A JP H0474251 A JPH0474251 A JP H0474251A
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- 238000006243 chemical reaction Methods 0.000 abstract description 10
- 230000005540 biological transmission Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
携帯電話や自動車電話等の制御回路であって。
ＣＰＵに制御され並列データを授受する制御ＬＳＩが、
特定相手の外部ブロックとの間で直列データを受信し送
信する制御部に関し、 制御部の制御ＬＳＩが並列データを授受するｃｐｕを介
さずに、外部ブロック３と外部ブロック４の相互の間で
直接に受信の直列データを送信の直列データに切り換え
る事が出来て、且つＣＰＵが、それ等の送受信される直
列データと其の切換をモニタする事の出来る直列データ
のインタフェース切換の制御回路を目的とし、 制御部から特定相手の外部ブロックへ送出する出力デー
タを、該制御ＬＳＩから送出されるデータから、他の外
部ブロックから制御ＬＳＩへ入力する入力データに切り
換えるスイッチ部を具え、該スイッチ部を１制御ＬＳＩ
がＣＰＵへ切換要求をした時に発した切換え制御信号に
より駆動して前記切換動作をさせるように構成する。
特定相手の外部ブロックとの間で直列データを受信し送
信する制御部に関し、 制御部の制御ＬＳＩが並列データを授受するｃｐｕを介
さずに、外部ブロック３と外部ブロック４の相互の間で
直接に受信の直列データを送信の直列データに切り換え
る事が出来て、且つＣＰＵが、それ等の送受信される直
列データと其の切換をモニタする事の出来る直列データ
のインタフェース切換の制御回路を目的とし、 制御部から特定相手の外部ブロックへ送出する出力デー
タを、該制御ＬＳＩから送出されるデータから、他の外
部ブロックから制御ＬＳＩへ入力する入力データに切り
換えるスイッチ部を具え、該スイッチ部を１制御ＬＳＩ
がＣＰＵへ切換要求をした時に発した切換え制御信号に
より駆動して前記切換動作をさせるように構成する。
本発明は携帯電話や自動車電話等のＣＰυ制御の制御回
路に係り、特に該制御回路に入力および出力する直列デ
ータの入力元と出力光を任意に切り換えて必要な外部ブ
ロックと直列データを受信送信する所謂インタフェース
切換の制御回路に関する。
路に係り、特に該制御回路に入力および出力する直列デ
ータの入力元と出力光を任意に切り換えて必要な外部ブ
ロックと直列データを受信送信する所謂インタフェース
切換の制御回路に関する。
従来の直列データのインタフェース切換の制御回路は、
第４図の如く、制御部１００のＣＰＩＩ １に制御され
て並列データを授受する制御ＬＳＩ ２が、特定の相手
の外部ブロック３と外部ブロック４から夫々直列データ
（７）と直列データ（９）を受信し。
第４図の如く、制御部１００のＣＰＩＩ １に制御され
て並列データを授受する制御ＬＳＩ ２が、特定の相手
の外部ブロック３と外部ブロック４から夫々直列データ
（７）と直列データ（９）を受信し。
外部ブロック３と４へ夫々直列データ（８）と直列デー
タ（１０）を送信するが１例えば、外部ブロック３から
受信した直列データ（７）を外部ブロック４へ送信する
場合は、その外部ブロック３がら受信した直列データ（
７）を、−旦、制御部１００の制御ＬＳＩ ２に入力し
、其処で受信の直列データ（７）を並列データに変換し
、 ＣＰＵ １へ出力して書き込む。
タ（１０）を送信するが１例えば、外部ブロック３から
受信した直列データ（７）を外部ブロック４へ送信する
場合は、その外部ブロック３がら受信した直列データ（
７）を、−旦、制御部１００の制御ＬＳＩ ２に入力し
、其処で受信の直列データ（７）を並列データに変換し
、 ＣＰＵ １へ出力して書き込む。
そしてＣＰＵ １から同様の並列データを制ＷｒＬＳＩ
２へ読み出し、其処で並列データから直列データへ変
換し、送信の直列データ（１ｏ）として外部ブロック４
へ送出すると云う方法で行っていた。
２へ読み出し、其処で並列データから直列データへ変
換し、送信の直列データ（１ｏ）として外部ブロック４
へ送出すると云う方法で行っていた。
［発明が解決しようとする課題〕
従来の制御部１００の制御ＬＳＩ ２が特定相手の外部
ブロック３．４ との間で送受信の直列データを切り換
えるインタフェース切換の制御回路は、上述の如く、常
に並列データを扱うＣＰＵＩを介するため、直列／並列
の変換をすると云う手間を必要とし、その変換過程で直
列データのピントの欠落を発生したり、直列／並列の変
換の為に、 ＣＰＵ １の無駄な処理が増えると云う問
題があった。又、制御部１００ノ制御ＬＳＩ ２が、
ＣＰＵ １を介さずに、無理に外部ブロック３，４との
間で直接に直列データの送受信をさせると、 ＣＰＵ
１がその直列データの送受信をモニタする事が出来なく
なると云う問題があった。 本発明の課題は、制御部１
００の制御ＬＳＩ ２が、並列データを授受するＣＰＵ
１を介さずに、外部ブロック３．４の相互の間で直接
に受信の直列データを送信の直列データに切り換える事
が出来て、且つＣＰＵ１が、それ等の送受信される直列
データと其の切換をモニタする事の出来る直列データの
インタフェース切換の制御回路の提供にある。
ブロック３．４ との間で送受信の直列データを切り換
えるインタフェース切換の制御回路は、上述の如く、常
に並列データを扱うＣＰＵＩを介するため、直列／並列
の変換をすると云う手間を必要とし、その変換過程で直
列データのピントの欠落を発生したり、直列／並列の変
換の為に、 ＣＰＵ １の無駄な処理が増えると云う問
題があった。又、制御部１００ノ制御ＬＳＩ ２が、
ＣＰＵ １を介さずに、無理に外部ブロック３，４との
間で直接に直列データの送受信をさせると、 ＣＰＵ
１がその直列データの送受信をモニタする事が出来なく
なると云う問題があった。 本発明の課題は、制御部１
００の制御ＬＳＩ ２が、並列データを授受するＣＰＵ
１を介さずに、外部ブロック３．４の相互の間で直接
に受信の直列データを送信の直列データに切り換える事
が出来て、且つＣＰＵ１が、それ等の送受信される直列
データと其の切換をモニタする事の出来る直列データの
インタフェース切換の制御回路の提供にある。
この課題は、第１図の原理図の（ａ）基本構成図の如く
、ＣＰＬＩ １に制御され並列データを授受する制（１
１ＬｓＩ ２が、特定相手の外部ブロック３，４との間
で直列データを受信し送信する制御部１００において、
該制御部１００から特定相手の外部ブロック３８４へ送
出する出力データ１４．１６を、該制御ＬＳＩ２から送
出されるデータ８，１０から、他の外部ブロック４．３
から制４７ｊＬＳＩ ２へ入力する入力データ１５゜１
３に切り換えるスイッチ部５．６を具え、該スイッチ部
５．６を、制御ＬＳＩ ２がＣＰＵ １へ切換要求をし
た時に発した切換え制御信号１１により駆動して前記切
換動作をさせるように構成した本発明によって解決され
る。
、ＣＰＬＩ １に制御され並列データを授受する制（１
１ＬｓＩ ２が、特定相手の外部ブロック３，４との間
で直列データを受信し送信する制御部１００において、
該制御部１００から特定相手の外部ブロック３８４へ送
出する出力データ１４．１６を、該制御ＬＳＩ２から送
出されるデータ８，１０から、他の外部ブロック４．３
から制４７ｊＬＳＩ ２へ入力する入力データ１５゜１
３に切り換えるスイッチ部５．６を具え、該スイッチ部
５．６を、制御ＬＳＩ ２がＣＰＵ １へ切換要求をし
た時に発した切換え制御信号１１により駆動して前記切
換動作をさせるように構成した本発明によって解決され
る。
本発明の制御回路は、第１図の原理図の（ｂ）基本タイ
ムチャートの如く、通常時の制ｊ［ｓｒ ２への（ｉ）
外部ブロック３からの入力データ（１３）は。
ムチャートの如く、通常時の制ｊ［ｓｒ ２への（ｉ）
外部ブロック３からの入力データ（１３）は。
データＢ２であり、 （ｉｉｉ ）外部ブロック４から
の入力データ（１５）は、データＡ２である。そして（
ｉｉ）外部ブロック３への出力データ（１４）は、デー
タＡ１であり、（ｉｖ）外部ブロック４への出力データ
（１６）はデータＢ１である。そして制御ＬＳＩ ２が
ＣＰｔ１１に対して、受信データを送信データへ切換え
る事を要求する時に発する （ｖ）フラグ１２は１通常
時は“１＃であって、切換要求時には“０”となり、切
換要求時の“０”で、（ｖｉ）切換え制御信号（１１）
を発生して１本発明で設けたスイッチ部５，６を動作さ
せる。
の入力データ（１５）は、データＡ２である。そして（
ｉｉ）外部ブロック３への出力データ（１４）は、デー
タＡ１であり、（ｉｖ）外部ブロック４への出力データ
（１６）はデータＢ１である。そして制御ＬＳＩ ２が
ＣＰｔ１１に対して、受信データを送信データへ切換え
る事を要求する時に発する （ｖ）フラグ１２は１通常
時は“１＃であって、切換要求時には“０”となり、切
換要求時の“０”で、（ｖｉ）切換え制御信号（１１）
を発生して１本発明で設けたスイッチ部５，６を動作さ
せる。
スイッチ部５．６は、ＣＰＩＩ １に制御されて制御Ｌ
ＳＩ ２から特定相手の外部ブロック３．４へ送出する
出力データ（１４，１６）を、他の外部ブロック４．３
から制御ＬＳＩ ２へ入力する入力データ（１５）。
ＳＩ ２から特定相手の外部ブロック３．４へ送出する
出力データ（１４，１６）を、他の外部ブロック４．３
から制御ＬＳＩ ２へ入力する入力データ（１５）。
（１３）に切り換える機能を有し、制御ＬＳＩ ２がＣ
ＰＵ Ｉに対し、（Ｖ）フラグ（１２）の“０″により
、切換を要求した時に発生する（ｖｉ）切換え制御信号
１１により駆動されて、切換動作をする。すると（ｉｉ
）外部ブロック３への出力データ（１４）は、データＡ
１に続いてデータ＾２を送出し、（ｉｖ）外部ブロック
４への出力データ（１６）は、データＢ、に続いてデー
タ８□を送出する。
ＰＵ Ｉに対し、（Ｖ）フラグ（１２）の“０″により
、切換を要求した時に発生する（ｖｉ）切換え制御信号
１１により駆動されて、切換動作をする。すると（ｉｉ
）外部ブロック３への出力データ（１４）は、データＡ
１に続いてデータ＾２を送出し、（ｉｖ）外部ブロック
４への出力データ（１６）は、データＢ、に続いてデー
タ８□を送出する。
従って此の本発明の直列データのインタフェース切換の
制御回路は、制御ＬＳＩ ２がＣＰＵ １ との接続の
為の従来の直列データから並列データへの直並列変換を
必要としないので、該変換によるビットの欠落は発生ゼ
ず、外部ブロック３．４の間の直列データの受信送信の
変換を、直列データのまま、スイッチ部５．６で切り換
える事で出来る。
制御回路は、制御ＬＳＩ ２がＣＰＵ １ との接続の
為の従来の直列データから並列データへの直並列変換を
必要としないので、該変換によるビットの欠落は発生ゼ
ず、外部ブロック３．４の間の直列データの受信送信の
変換を、直列データのまま、スイッチ部５．６で切り換
える事で出来る。
また、ＣＰＵ １は、制御１ＬｓＩ ２からのフラグ１
２の状態“０“により、その切換要求をモちりする事が
出来るので１問題は解決される。
２の状態“０“により、その切換要求をモちりする事が
出来るので１問題は解決される。
〔実施例）
第２図は本発明の実施例の直列データのインタフェース
切換の制御回路の構成を示すブロック図である。第２図
において、制御部１００のスイッチ部５とスイッチ部６
は、アンドゲートＡＮＤｓ＋、 ＡＮＤ、２．オアゲー
トＯＲ，とアンドゲートＡＮＤ＆＋、 ＡＮＤｂｚ−オ
アゲートＯＲ，で構成され、アンドゲートＡＮＤｓ＋。
切換の制御回路の構成を示すブロック図である。第２図
において、制御部１００のスイッチ部５とスイッチ部６
は、アンドゲートＡＮＤｓ＋、 ＡＮＤ、２．オアゲー
トＯＲ，とアンドゲートＡＮＤ＆＋、 ＡＮＤｂｚ−オ
アゲートＯＲ，で構成され、アンドゲートＡＮＤｓ＋。
ＡＮＤｌ、＋ ニテ、 Ｃｒｔｌ １ ニ制御されて制
御ＬＳＩ ２から特定相手の外部ブロック３，４へ送出
する出力データ（１４） 、 （１６）と、制御ＬＳＩ
２が切換要求をｃｐｕｌに対して送出したフラグ１２
の“０”と同時に発生した切換え制御信号１１との論理
積をとる。そしてアンドゲートＡＮＤｓｚ、ＡＮＤｈｚ
にて、外部ブロック３゜４から制御ＬＳＩ ２への入力
データ（１３） 、 （１５）と前記切換え制御信号１
１の反転符号との論理積をとる。
御ＬＳＩ ２から特定相手の外部ブロック３，４へ送出
する出力データ（１４） 、 （１６）と、制御ＬＳＩ
２が切換要求をｃｐｕｌに対して送出したフラグ１２
の“０”と同時に発生した切換え制御信号１１との論理
積をとる。そしてアンドゲートＡＮＤｓｚ、ＡＮＤｈｚ
にて、外部ブロック３゜４から制御ＬＳＩ ２への入力
データ（１３） 、 （１５）と前記切換え制御信号１
１の反転符号との論理積をとる。
スイッチ部５のオアゲートＯＲ，は、アンドゲートＡＮ
Ｄｓ＋、ＡＮＤｓｚの各の論理積出力の論理和を取り。
Ｄｓ＋、ＡＮＤｓｚの各の論理積出力の論理和を取り。
その出力を外部ブロック３への送信データ（１４）とす
る。そしてスイッチ部６のオアゲートＯＲ，は。
る。そしてスイッチ部６のオアゲートＯＲ，は。
アンドゲートＡＮＤ、 、とＡＮＤ６□の各の論理積出
力の論理和を取り、その論理和出力を外部ブロック４へ
の送信データ（１６）とする。そして制御ＬＳＩ ２か
ら外部ブロック３，４への送信データ（１４） 、 （
１６）を。
力の論理和を取り、その論理和出力を外部ブロック４へ
の送信データ（１６）とする。そして制御ＬＳＩ ２か
ら外部ブロック３，４への送信データ（１４） 、 （
１６）を。
他の外部ブロック４，３から制御ＬＳＩ （２）へ入力
する入力データ（１５） 、 （１３）に切り換えて外
部ブロック３．４へ送出する。
する入力データ（１５） 、 （１３）に切り換えて外
部ブロック３．４へ送出する。
従って第２図の本発明の実施例の直列データのインタフ
ェース切換の制御回路は、制御ＬＳＩ ２がＣＰＵ １
との接続の為の従来の直列データから並列データへの
直並列変換を必要としないので、該変換によるビット欠
落は発生せず、外部ブロック３゜４の間の直列データの
受信送信の変換を、直列データのまま、スイッチ部５．
６で切り換える事で出来て、 ＣＰＵ １の切換の為の
無駄な処理は無くなる。
ェース切換の制御回路は、制御ＬＳＩ ２がＣＰＵ １
との接続の為の従来の直列データから並列データへの
直並列変換を必要としないので、該変換によるビット欠
落は発生せず、外部ブロック３゜４の間の直列データの
受信送信の変換を、直列データのまま、スイッチ部５．
６で切り換える事で出来て、 ＣＰＵ １の切換の為の
無駄な処理は無くなる。
そしてＣＰ［Ｉ １は、第３図のフローチャートの如く
、ステップ１０１の切換処理開始の後、ステップ１０２
で制御ＬＳＩ ２からの７ラグ１２が“Ｏｍか否かをチ
エツクし、 ＹＥＳならば切り換え、 ＮＯならば再チ
エツクする事により、その切換要求をモニタする事が出
来るので１問題は無い。
、ステップ１０１の切換処理開始の後、ステップ１０２
で制御ＬＳＩ ２からの７ラグ１２が“Ｏｍか否かをチ
エツクし、 ＹＥＳならば切り換え、 ＮＯならば再チ
エツクする事により、その切換要求をモニタする事が出
来るので１問題は無い。
以上説明した如く、本発明によれば、ｃｐｕ制御の制御
回路が各外部ブロック間の直列データの送受信の切換を
該ｃｐｕを介さずに直接に行え、ＣＰＵによる無駄な処
理を減らす事が出来るので、携帯電話や自動車電話等の
制御回路において、直列データの入出刃先を簡単に変え
る事が出来る効果が得られる。
回路が各外部ブロック間の直列データの送受信の切換を
該ｃｐｕを介さずに直接に行え、ＣＰＵによる無駄な処
理を減らす事が出来るので、携帯電話や自動車電話等の
制御回路において、直列データの入出刃先を簡単に変え
る事が出来る効果が得られる。
第１図は本発明の直列データのインタフェース切換の制
御回路の基本の構成とタイムチャートを示す原理図、 第２図は本発明の実施例の直列データのインタフェース
切換の制御回路の構成を示すブロック図、第３図は本発
明の実施例の動作を説明するため第４図は従来の直列デ
ータのインタフェース切換の制御回路のブロック図であ
る。 図において、■はＣＰｔ１．２は制御ＬＳＩ 、３．４
は外部ブロック、５，６はスイッチ部、７，９．１３．
１５は受信の直列データ、８．１０．１４．１６は送信
の直列データ、１１は切換え制御信号、１２はフラグ、
１００は制ｊ卸部である。 、−一：： ≧ ＋００ 従来／）直ケ」ブータＯインタフェースロ捗ｆ）ＦＪり
２回路のプロ・７７図弼 在 図 太妃ｇＡ／″）実光伺Ｏナグ奔乞脱帆１５はカのＣＰ
ｔ、、Ｉ ／） ｌｒＩ′１Ｈｆ）フロー＋τ−ト第Ｂ
図
御回路の基本の構成とタイムチャートを示す原理図、 第２図は本発明の実施例の直列データのインタフェース
切換の制御回路の構成を示すブロック図、第３図は本発
明の実施例の動作を説明するため第４図は従来の直列デ
ータのインタフェース切換の制御回路のブロック図であ
る。 図において、■はＣＰｔ１．２は制御ＬＳＩ 、３．４
は外部ブロック、５，６はスイッチ部、７，９．１３．
１５は受信の直列データ、８．１０．１４．１６は送信
の直列データ、１１は切換え制御信号、１２はフラグ、
１００は制ｊ卸部である。 、−一：： ≧ ＋００ 従来／）直ケ」ブータＯインタフェースロ捗ｆ）ＦＪり
２回路のプロ・７７図弼 在 図 太妃ｇＡ／″）実光伺Ｏナグ奔乞脱帆１５はカのＣＰ
ｔ、、Ｉ ／） ｌｒＩ′１Ｈｆ）フロー＋τ−ト第Ｂ
図
Claims (1)
- 【特許請求の範囲】 ＣＰＵ（１）に制御され並列データを授受する制御ＬＳ
Ｉ（２）が、特定相手の外部ブロック（３、４）との間
で直列データを受信し送信する制御部（１００）におい
て、 該制御部（１００）から特定相手の外部ブロック（３、
４）へ送出する出力データ（１４、１６）を、該制御Ｌ
ＳＩ（２）から送出されるデータ（８、１０）から、他
の外部ブロック（４、３）から制御ＬＳＩ（２）へ入力
する入力データ（１５、１３）に切り換えるスイッチ部
（５、６）を具え、 該スイッチ部（５、６）を、制御ＬＳＩ（２）がＣＰＵ
（１）へ切換要求をした時に発した切換え制御信号（１
１）により駆動して前記切換動作をさせることを特徴と
した直列データのインタフェース切換の制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18884090A JPH0474251A (ja) | 1990-07-16 | 1990-07-16 | 直列データのインタフェース切換の制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18884090A JPH0474251A (ja) | 1990-07-16 | 1990-07-16 | 直列データのインタフェース切換の制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474251A true JPH0474251A (ja) | 1992-03-09 |
Family
ID=16230764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18884090A Pending JPH0474251A (ja) | 1990-07-16 | 1990-07-16 | 直列データのインタフェース切換の制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474251A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0215355A (ja) * | 1988-07-04 | 1990-01-19 | Mitsubishi Electric Corp | コンピュータ表示システム |
-
1990
- 1990-07-16 JP JP18884090A patent/JPH0474251A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0215355A (ja) * | 1988-07-04 | 1990-01-19 | Mitsubishi Electric Corp | コンピュータ表示システム |
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