JPH0473807B2 - - Google Patents
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- Publication number
- JPH0473807B2 JPH0473807B2 JP60229607A JP22960785A JPH0473807B2 JP H0473807 B2 JPH0473807 B2 JP H0473807B2 JP 60229607 A JP60229607 A JP 60229607A JP 22960785 A JP22960785 A JP 22960785A JP H0473807 B2 JPH0473807 B2 JP H0473807B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- power supply
- switch
- inductance
- semiconductor device
- Prior art date
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- Expired - Lifetime
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- 239000004065 semiconductor Substances 0.000 claims description 38
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、サイリスタ、GTOサイリスタ（ゲ
ートターンオフサイリスタ）、トランジスタなど
の電流駆動形半導体デバイスの駆動回路に関す
る。
ートターンオフサイリスタ）、トランジスタなど
の電流駆動形半導体デバイスの駆動回路に関す
る。
かかる半導体デバイスとしてGTOサイリスタ
を例にとると、従来第３図に示すようにGTOサ
イリスタ６のゲート、カソード間にはオン側電源
回路とオフ側電源回路とが並列に接続され、この
うちオン側電源回路ではオン側直流電源１、抵抗
５及び半導体スイツチ３を端子に直列に接続して
構成し、オフ側電源回路ではオフ側直流電源２と
半導体スイツチ４とを直列に接続している。
を例にとると、従来第３図に示すようにGTOサ
イリスタ６のゲート、カソード間にはオン側電源
回路とオフ側電源回路とが並列に接続され、この
うちオン側電源回路ではオン側直流電源１、抵抗
５及び半導体スイツチ３を端子に直列に接続して
構成し、オフ側電源回路ではオフ側直流電源２と
半導体スイツチ４とを直列に接続している。
このようにしてオン側電源回路では、半導体ス
イツチ３が閉じたときに電源１から流れる出力電
流を抵抗５により制限してゲートに与える。
イツチ３が閉じたときに電源１から流れる出力電
流を抵抗５により制限してゲートに与える。
しかし、前記従来回路では、オン側出力電流の
制限用に抵抗５を用いているため、この抵抗５が
損失を発生し、特に大容量のGTOサイリスタの
場合にはこの抵抗５での損失が増大して抵抗自体
が大型化し、ひいてはプリント基板内にこの抵抗
５が納まらず、回路全体が大型化してしまうとい
う欠点があつた。
制限用に抵抗５を用いているため、この抵抗５が
損失を発生し、特に大容量のGTOサイリスタの
場合にはこの抵抗５での損失が増大して抵抗自体
が大型化し、ひいてはプリント基板内にこの抵抗
５が納まらず、回路全体が大型化してしまうとい
う欠点があつた。
本発明の目的は、出力電流の制限を抵抗を用い
ずにすむので、損失が少なく小型化される半導体
デバイスの駆動回路を提供することにある。
ずにすむので、損失が少なく小型化される半導体
デバイスの駆動回路を提供することにある。
このような目的を達成するために、本発明は、
電流駆動形半導体デバイスを駆動するためのオン
側直流電源と、 正極が前記オン側直流電源の負極に接続された
第２直流電源と、 前記オン側直流電源の正極と前記半導体デバイ
スとを接続する第１電流路と、 前記オン側直流電源の負極と前記半導体デバイ
スとを接続する第２電流路と、 前記第１電流路に介在するインダクタンスと、
前記オン側直流電源の正極と前記インダクタンス
との間の第１電流路に配設された第１スイツチ
と、 この第１スイツチと前記インダクタンスとの間
と、前記第２電流電源の負極との間に接続された
第２スイツチと、 前記第１電流路に配設された電流検出器と、 この電流検出器の出力信号と設定電流値とを比
較する比較演算器と、 を備え、前記比較演算器の出力によつて前記第１
スイツチを直接制御しかつ第２スイツチを反転器
を介して制御することを特徴とする。
電流駆動形半導体デバイスを駆動するためのオン
側直流電源と、 正極が前記オン側直流電源の負極に接続された
第２直流電源と、 前記オン側直流電源の正極と前記半導体デバイ
スとを接続する第１電流路と、 前記オン側直流電源の負極と前記半導体デバイ
スとを接続する第２電流路と、 前記第１電流路に介在するインダクタンスと、
前記オン側直流電源の正極と前記インダクタンス
との間の第１電流路に配設された第１スイツチ
と、 この第１スイツチと前記インダクタンスとの間
と、前記第２電流電源の負極との間に接続された
第２スイツチと、 前記第１電流路に配設された電流検出器と、 この電流検出器の出力信号と設定電流値とを比
較する比較演算器と、 を備え、前記比較演算器の出力によつて前記第１
スイツチを直接制御しかつ第２スイツチを反転器
を介して制御することを特徴とする。
本発明によれば、半導体デバイスへの駆動出力
電流をインダクタンスを介して流し、この出力電
流の制御は、このインダクタンスの電圧を交互に
正負にすることによつて行なう。その結果、回路
の効率向上及び小型化が得られる。
電流をインダクタンスを介して流し、この出力電
流の制御は、このインダクタンスの電圧を交互に
正負にすることによつて行なう。その結果、回路
の効率向上及び小型化が得られる。
即ち、本発明は、電流制限抵抗の代わりにイン
ダクタンスが配設され、電流検出器および比較演
算器によつて第１スイツチおよび第２スイツチを
オン・オフ制御することによりそのインダクタン
スに流れる電流を定電流制御し、それにより電流
制限抵抗を不要にしたものである。
ダクタンスが配設され、電流検出器および比較演
算器によつて第１スイツチおよび第２スイツチを
オン・オフ制御することによりそのインダクタン
スに流れる電流を定電流制御し、それにより電流
制限抵抗を不要にしたものである。
以下、図面について本発明の実施例を詳細に説
明する。
明する。
第１図は本発明の半導体デバイスの駆動回路の
第１実施例を示すもので、前記従来例を示す第３
図と同様、GTOサイリスタ６の駆動回路の場合
である。
第１実施例を示すもので、前記従来例を示す第３
図と同様、GTOサイリスタ６の駆動回路の場合
である。
本発明では、インダクタンス９が駆動電流出力
回路中で、オン側直流電源１と直列にGTOサイ
リスタ６のゲート、カソード端子に対して接続さ
れ、さらにこのオン側直流電源１と半導体スイツ
チ３の直列回路と並列に減流用直流電源７と半導
体スイツチ８の直列回路が接続されている。
回路中で、オン側直流電源１と直列にGTOサイ
リスタ６のゲート、カソード端子に対して接続さ
れ、さらにこのオン側直流電源１と半導体スイツ
チ３の直列回路と並列に減流用直流電源７と半導
体スイツチ８の直列回路が接続されている。
また、前記インダクタンス９とGTOサイリス
タ６のゲート間に電流検出器１０が設けられ、そ
の出力側に比較演算器１１が接続され、該比較演
算器１１の出力側には論理反転器１２を介して半
導体スイツチ８が、及び直接に半導体スイツチ３
が接続される。
タ６のゲート間に電流検出器１０が設けられ、そ
の出力側に比較演算器１１が接続され、該比較演
算器１１の出力側には論理反転器１２を介して半
導体スイツチ８が、及び直接に半導体スイツチ３
が接続される。
次に動作について説明すると、半導体スイツチ
３を閉じるとオン側直流電源１からの電流が
GTOサイリスタ６のゲートに加えられオンする
が、この場合、インダクタンス９の電流ｉを、半
導体スイツチ３を閉じた時オン側直流電源１によ
つて増加させ、半導体スイツチ８を閉じた時減流
用直流電源７によつて減少させることによつて、
ｉの平均値を制御することができる。ただし、半
導体スイツチ３及び８は同時に閉じないものとす
る。
３を閉じるとオン側直流電源１からの電流が
GTOサイリスタ６のゲートに加えられオンする
が、この場合、インダクタンス９の電流ｉを、半
導体スイツチ３を閉じた時オン側直流電源１によ
つて増加させ、半導体スイツチ８を閉じた時減流
用直流電源７によつて減少させることによつて、
ｉの平均値を制御することができる。ただし、半
導体スイツチ３及び８は同時に閉じないものとす
る。
また、出力電流ｉの平均値を制御するために、
電流検出器１０の出力信号Ｉと設定電流値I*を比
較演算１１で比較、演算して半導体スイツチ３及
び８のオン幅制御を行なう。ただし、論理反転器
１２は半導体スイツチ３のオン、オフに対して半
導体スイツチ８をオン、オフさせるために用い
る。
電流検出器１０の出力信号Ｉと設定電流値I*を比
較演算１１で比較、演算して半導体スイツチ３及
び８のオン幅制御を行なう。ただし、論理反転器
１２は半導体スイツチ３のオン、オフに対して半
導体スイツチ８をオン、オフさせるために用い
る。
第２図は本発明の駆動回路の第２実施例を示す
もので、前記第１図の第１実施例と相違する点
は、減流用直流電源として第３図に示したオフ側
直流電源２を用い、回路の共通化を行なつたもの
であり、さらに、インダクタンス９に半導体スイ
ツチ１３を並列に接続し、GTOサイリスタ６を
オフさせる場合には半導体スイツチ４のみなら
ず、この半導体スイツチ１３をも閉じるようにし
た点で、これにより半導体スイツチ１３がない時
に比べより急しゆんな負の出力電流が得られる。
もので、前記第１図の第１実施例と相違する点
は、減流用直流電源として第３図に示したオフ側
直流電源２を用い、回路の共通化を行なつたもの
であり、さらに、インダクタンス９に半導体スイ
ツチ１３を並列に接続し、GTOサイリスタ６を
オフさせる場合には半導体スイツチ４のみなら
ず、この半導体スイツチ１３をも閉じるようにし
た点で、これにより半導体スイツチ１３がない時
に比べより急しゆんな負の出力電流が得られる。
なお、前記第１実施例、第２実施例いずれの場
合もインダクタンス９は、半導体スイツチ３およ
び８、又は４のスイツチ周波数が充分高い時に
は、配線インダクタンス分のみで充分である。
合もインダクタンス９は、半導体スイツチ３およ
び８、又は４のスイツチ周波数が充分高い時に
は、配線インダクタンス分のみで充分である。
以上述べたように本発明の半導体デバイスの駆
動回路は、従来の減流抵抗を用いた駆動回路に比
べて抵抗による損失がなくなるので、効率が向上
し、さらに回路全体が小型化されるものである。
動回路は、従来の減流抵抗を用いた駆動回路に比
べて抵抗による損失がなくなるので、効率が向上
し、さらに回路全体が小型化されるものである。
第１図は本発明の半導体デバイスの駆動回路の
第１実施例を示す回路図、第２図は同上第２実施
例を示す回路図、第３図は従来例を示す回路図で
ある。 １……オン側直流電源、２……オフ側直流電
源、３……半導体スイツチ、４……半導体スイツ
チ、５……抵抗、６……GTOサイリスタ、７…
…減流用直流電源、８……半導体スイツチ、９…
…インダクタンス、１０……電流検出器、１１…
…比較演算器、１２……論理反転器、１３……半
導体スイツチ。
第１実施例を示す回路図、第２図は同上第２実施
例を示す回路図、第３図は従来例を示す回路図で
ある。 １……オン側直流電源、２……オフ側直流電
源、３……半導体スイツチ、４……半導体スイツ
チ、５……抵抗、６……GTOサイリスタ、７…
…減流用直流電源、８……半導体スイツチ、９…
…インダクタンス、１０……電流検出器、１１…
…比較演算器、１２……論理反転器、１３……半
導体スイツチ。
Claims (1)
- 【特許請求の範囲】 １ 電流駆動形半導体デバイスを駆動するための
オン側直流電源１と、 正極が前記オン側直流電源の負極に接続された
第２直流電源７，２と、 前記オン側直流電源の正極と前記半導体デバイ
スとを接続する第１電流路と、 前記オン側直流電源の負極と前記半導体デバイ
スとを接続する第２電流路と、 前記第１電流路に介在するインダクタンス９
と、 前記オン側直流電源の正極と前記インダクタン
スとの間の第１電流路に配設された第１スイツチ
３と、 この第１スイツチと前記インダクタンスとの間
と、前記第２電流電源の負極との間に接続された
第２スイツチ８，４と、 前記第１電流路に配設された電流検出器１０
と、 この電流検出器の出力信号Ｉと設定電流値I*と
を比較する比較演算器１１と、 を備え、前記比較演算器の出力によつて前記第１
スイツチを直接制御しかつ第２スイツチを反転器
１２を介して制御することを特徴とする半導体デ
バイスの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229607A JPS6288425A (ja) | 1985-10-14 | 1985-10-14 | 半導体デバイスの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229607A JPS6288425A (ja) | 1985-10-14 | 1985-10-14 | 半導体デバイスの駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6288425A JPS6288425A (ja) | 1987-04-22 |
| JPH0473807B2 true JPH0473807B2 (ja) | 1992-11-24 |
Family
ID=16894826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60229607A Granted JPS6288425A (ja) | 1985-10-14 | 1985-10-14 | 半導体デバイスの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6288425A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799931B2 (ja) * | 1989-09-08 | 1995-10-25 | 東洋電機製造株式会社 | スイッチング素子の駆動回路 |
| US6404265B1 (en) * | 1999-08-13 | 2002-06-11 | York International Corporation | Highly efficient driver circuit for a solid state switch |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56166635A (en) * | 1980-05-26 | 1981-12-21 | Hitachi Ltd | Gate circuit of gate turn-off thyristor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5769482U (ja) * | 1980-10-13 | 1982-04-26 |
-
1985
- 1985-10-14 JP JP60229607A patent/JPS6288425A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56166635A (en) * | 1980-05-26 | 1981-12-21 | Hitachi Ltd | Gate circuit of gate turn-off thyristor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6288425A (ja) | 1987-04-22 |
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