JPH0472815A - カウンタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明はマイクロプロセッサの周辺装置として使用され
るディジタル式のカウンタ装置に係り、特に複数個のカ
ウンタＩＣ（以下、単にカウンタと称する）をカスケー
ド接続して、単体のカウンタよりも長いビット長を構成
するカウンタ装置の改良に関する。

（従来の技術） 一般に、マイクロプロセッサの周辺装置としてディジタ
ル式のカウンタ装置を設ける場合、通常は固定長の、例
えば４ビツトとか８ビツトとかいう２Ｎで表わす時にき
りのよい長さの、標準品化されたカウンタＩＣを組み合
わせて構成することが多い。

ここで、構成しようとするカウンタ装置のビット長に対
して、使用するカウンタのビット長が短かいような場合
には、複数個のカウンタをカスケード接続して構成する
場合がある。すなわち、これは例えば第５図に示すよう
に、下位８ビツトカウンタＩＬの最上位カウント出力ビ
ットＣＬ７、またはカウントオーバフロー出力を上位８
ビツトカウンタＩＨのカウント人力２Ｈとする構成方法
である。なお、図中２Ｌは下位８ビツトカウンタＩＬの
カウント入力、３Ｌは下位８ビツトカウンタＩＬのカウ
ント出力、３Ｈは上位８ビツトカウンタＩＨのカウント
出力をそれぞれ示している。

しかしながら、このような構成のカウンタ装置において
は、カウンタ装置全体としては非同期カウンタとなるこ
とから、特に下位８ビツトカウンタＩＬから上位８ビツ
トカウンタＩＨに桁上がりが発生する時の、マイクロプ
ロセッサにょるカウンタの読み出し値に誤差（狂い）が
生じる恐れがある。そして、これは非同期カウンタのカ
ウント値が下位ビットより確定していくという性質によ
るものであり、個々のカウンタＩＬ、ＩＨ内部ではカウ
ント値の同期化が図られている場合においても、カウン
タＩＬ、ＬＨをカスケード接続する限り避けられない問
題である。そこで、従来このような構成のカウンタ装置
では、カウント値の読み出しを２回以上行ない、各回の
読み出し値が一致した場合に正しい値として取り込むと
いう方法がとられてきている。

すなわち、カスケード接続のカウンタ装置では、下位８
ビツトカウンタＩＬがら上位８ビットカウンタＩＨへの
桁上がりの際に、間違った値を取り込んでしまうことを
構造上避けることができない。

そのため、従来では連続して２回以上の読み出しを実施
し、これら連続する２個の読み出し値が一致した時に、
正しい値として取り込むようにしている。これは、マイ
クロプロセッサのカウンタ読み出し時間間隔に対して、
カウント値の変化間隔が充分に長いという仮定に基づい
ている。すなわち、２個以上の読み出し値の一致をとる
ということは、カウント値の安定期間を待つということ
と、たとえ間違った値を取り込んでも多数決論理によっ
てマスクされてしまうということに対応している。

しかしながら、このように連続して２回以上の読み出し
を実施するにおいては、以下のような種々の問題がある
。

（ａ）マイクロプロセッサのカウンタ読み出し時間間隔
が、カウント値の変化間隔よりも長いかあるいは接近し
ている場合、読み出し値の一致が全くとれないか、また
は一致をとることの効率が非常に低下する。

（ｂ）カウンタのカスケード接続段数が多い場合、最下
位カウンタから最上位カウンタまでの桁上がりの時間が
長くなり、連続する読み出し値の一致がとり難くなるこ
とがある。

（ｃ）本質的に時間待ちの要素を含むため、カウンタ読
み出しの処理時間が一定しなくなり、特にスキャン制御
等の制御処理周期を一定にキープする必要のある応用に
適用し難くなる。

（発明が解決しようとする課題） 以上のように、従来のカウンタ装置においては、下位カ
ウンタから上位カウンタへの桁上がり発生時に読み出し
値の誤差が生じたり、あるいはカウンタに対する読み出
しを２回行なわなければならないという問題があった。

本発明の目的は、複数個のカウンタをカスケード接続し
た場合のカウンタに対する読み出しが１回で済み、しか
も下位カウンタから上位カウンタへの桁上がり発生時の
読み出し値の誤差を完全に補正することが可能な極めて
信頼性の高いカウンタ装置を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記の目的を達成するために本発明では、複数個のカウ
ンタをカスケード接続して、単体のカウンタよりも長い
ビット長を構成するデジタル式のカウンタ装置において
、下位カウンタの最上位カウント出力ビットより下位の
カウント出力ビットを上位カウンタのカウント入力とし
て、上位カウンタと下位カウンタのカウント出力ビット
を重複させ、上位カウンタと下位カウンタの全てのカウ
ント出力ビットのカウント値を入力し、上位カウンタと
下位カウンタの重複カウント出力ビットのカウント値を
比較し、かつ当該比較結果に基づいて上位カウンタのカ
ウント値を補正し、最終的なカウント値を出力する補正
手段を備えて構成している。

（作用） 従って、本発明のカウンタ装置においては、下位カウン
タの最上位カウント出力ビットよりＮ個だけ下位のカウ
ント出力ビットを上位カウンタ入力とすることにより、
下位カウンタの上位Ｎビットのブロックと上位カウンタ
の下位Ｎビットのブロックとは、論理的に同じ値を表わ
すため冗長関係となる。

下位カウンタから上位カウンタへの桁上がりがある時は
、カスケード接続の性質から、下位カウンタの状態が確
定してから上位カウンタの状態が確定される。そして、
桁上がり中にカウンタを読み込んだ場合、上位カウンタ
の状態は桁上がり終了直後または桁上がり直前の状態と
なる。この場合、冗長関係にある２つのビットブロック
は等しいか、あるいは下位カウンタに属するビットブロ
ックに対し、上位カウンタに属するビットブロックが１
だけ減じている状態になる。後者の場合には、上位カウ
ンタのカウント値に１が加えられることにより補正が完
了する。そして、この補正後の上位カウンタのカウント
値と下位カウンタのカウント値とが、一方の冗長部ビッ
トブロックを取り除いた上で連結されることにより、カ
ウンタ装置全体の最終的なカウント値が得られることに
なる。

（実施例） 以下、本発明の一実施例について図面を参照して説明す
る。

第１図は、本発明による１２ビツトアツプカウンタ装置
の構成例を示すブロック図であり、第５図と同一部分に
は同一符号を付してその説明を省略し、ここでは異なる
部分についてのみ述べる。

すなわち、本実施例では、１２ビツトアツプカウンタ装
置を、２個の８ビツトカウンタＩＬ。

ＩＨをカスケード接続して構成し、下位８ビツトカウン
タＩＬの第３（２の３乗の桁）のカウント出力ビットＣ
Ｌ３を、上位８ビツトカウンタＩＨのカウント入力２Ｈ
に接続して、上位８ビツトカウンタＩＨと下位８ビット
カウンタＩＬのカウント出力ビットを重複させている。

また、下位８ビツトカウンターＬのカウント人力２Ｌは
、全体の１２ビツトアツプカウンタ装置のカウント入力
を兼ねている。さらに、上位８ビツトカウンターＨのカ
ウント出力ビットＣＨ４〜ＣＨＩＩのカウント値と、下
位８ビツトカウンターＬのカウント出力ビツトＣＨＯ〜
ＣＨ７のカウント値とを入力し、上位８ビツトカウンタ
ーＨと下位８ビツトカウンタＩＬの重複カウント出力ビ
ットＣＨ４〜ＣＨ７のカウント値を比較し、かっこの比
較結果に基づいて上位８ビツトカウンターＨのカウント
出力ビットＣＨ５〜ＣＨ１１のカウント値を補正し、最
終的なカウント値Ｃ８を出力する補正手段１ｏを備えて
構成している。

第２図は、第１図において使用する８ビットカウンタＩ
Ｌ、ＩＨの内部構成例を示す図である。

すなわち、カウント人力２にカウントパルスが入力され
る毎に、カウント値が１だけ増加するようになっており
、さらにカウントパルス入力によるカウント出力の変化
が同時に起こるように、カランタ内部では同期化を施し
ている。なお、図中１１は８ビット加算器、１２は８ビ
ットレジスタ、３１はカウント出力、３２は加算後カウ
ント出力をそれぞれ示している。

次に、以上のように構成した本実施例の１２ビツトアツ
プカウンタ装置の作用について説明する。

第１図において、下位８ビツトカウンタＩＬの第３（２
の３乗の桁）のカウント出力ビットが、上位８ビツトカ
ウンタＩＨのカウント人力２Ｈに接続されている。また
、補正手段１０には、上位８ビツトカウンタＩＨのカウ
ント出力ビットＣＨ４〜ＣＨ１１のカウント値と、下位
８ビツトカウンタＩＬのカウント出力ビットＣＨＯ〜Ｃ
Ｈ７のカウント値とが入力され、上位８ビツトカウンタ
ＩＨと下位８ビツトカウンタＩＬの重複カウント出力ビ
ットＣＨ４〜ＣＨ７のカウント値が比較される。そして
、この比較結果に基づいて、上位８ビツトカウンタＩＨ
のカウント出力ビットＣＨ５〜ＣＨＩＩのカウント値が
補正され、最終的なカウント値Ｃ８が出力される。

すなわち、全体が構成する１２ビツトアツプカウンタ装
置の補正後のカウント値をＣ８とすると、１２個のビッ
トＣ，（０≦ｉ≦１１．ｉは整数）によって、Ｃ８は と表わされる。

また、下位８ビツトカウンターＬのカウント値ＣＬＳは
、ＣＬ、（０≦ｊ≦７、ｊは整数）によって、 カウント値ＣＨ８は、ＣＨ，（４≦に≦１１、ｋは整数
）によって と表わさせる。

ここで、ＣＬ、（０≦」≦７、ｊは整数）はＣＩ　（０
≦１≦７、ｉは整数）に対応し、ＣＨ。

（４≦に≦１１、ｋは整数）はＣＩ（４≦ｉ≦１１、ｌ
は整数）に対応する。そして、４≦ｉ≦７の時、ＣＬｌ
とＣＨ，とは冗長して同じＣ１に対応している。これを
、冗長部ビットブロックと称する。

一方、カウンタの読み出しを上位、下位の順番で行なう
ものとすると、下位８ビットカウンターＬのカウント値
が最新のカウント結果であるので、以下のようなことが
成り立つ。

Ｃ，＝ＣＬｌ　　　（０≦ｉ≦７、ｉは整数）また、冗
長部単体のカウント値を、上位８ビツトカウンターＨか
ら求めた値をＣＩ５　Ｓ、下位８ビツトカウンタから求
めた値をＣＬＳＳとすると、となる。この場合、 ＣＨ３５＝ＣＬＳＳならば、誤差は発生していないので
補正が不要であり、 ＣＩ　＝ＣＨ１（４≦ｉ≦１１、ｉは整数）が成り立つ
。

また、 ＣＨ３５＝ＣＬＳＳならば、誤差が発生しているので補
正が必要である。この補正値をＣＨＡとすると、 ＣＬＳ＞ＣＨ８の時、　ＣＨＡ＝ＣＬＳ−ＣＨＳＣＨ８
＞ＣＬＳＯ時、　ＣＨＡ＝２’　＋ＣＬＳＨ３ となる。簡単には、ＣＬＳ−ＣＨ３の結果の下位４ビツ
トをＣＨＡとすればよい。

さらに、補正後の上位８ビツトのカウント値をＣＨ８Ａ
とすると、 ＣＨ８Ａ−ＣＩ（Ｓ十ＣＨＡ となる。そして、補正後の最終的なカウンタ装置全体の
１２ビツトカウント値Ｃ８は、以下のように求められる
。

上述したように、本実施例では、２個の８ビットカウン
タＩＬ、　　ＩＨをカスケード接続して１２ビツトアツ
プカウンタ装置を構成する場合に、下位８ビツトカウン
タＩＬの第３（２の３乗の桁）のカウント出力ビットＣ
Ｌ３を、上位８ビツトカウンタＩＨのカウント人力２Ｈ
に接続して、上位８ビツトカウンタＩＨと下位８ビツト
カウンタ１Ｌのカウント出力ビットを重複させ、さらに
上位８ビツトカウンタＩＨのカウント出力ビットＣＨ４
〜ＣＨＩＩのカウント値と、下位８ビツトカウンタＩＬ
のカウント出力ビットＣＨＯ〜ＣＨ７のカウント値とを
入力し、上位８ビツトカウンタＩＨと下位８ビツトカウ
ンタＩＬの重複カウント出力ビットＣＨ４〜ＣＨ７のカ
ウント値を比較し、かつこの比較結果に基づいて上位８
ビツトカウンタＩＨのカウント出力ビットＣＨ５〜ＣＨ
１１のカウント値を補正し、最終的なカウント値Ｃ８を
出力する補正手段１０を備えて構成したものである。

従って、下位８ビツトカウンタＩＬから上位８ビツトカ
ウンタＩＨへの桁上がり発生時の読み出し値の誤差が発
生した場合、すなわち上位８ビツトカウンタＩＨと下位
８ビツトカウンタＩＬの重複カウント出力ビットＣＨ４
〜ＣＨ７のカウント値が等しくならない場合には、上位
８ビツトカウンタＩＨのカウント値を完全に補正するこ
とが可能となり、読み出し誤差のない正確なカウント値
を得ることができる。また、上位８ビットカウンタＩＨ
，下位８ビツトカウンタＩＬの順番で、カウンタの読み
出しを行なっているため、常に最新のカウント値を取り
込むことが可能となる。さらに、上位８ビツトカウンタ
ＩＨを読み出してから下位８ビツトカウンタＩＬを読み
出すまでの期間に、下位８ビツトカウンタＩＬのカウン
トがいくつか進んだとしても、冗長部ビットブロック（
重複カウント出力ビット）オーバフローしない範囲で補
正することが可能である。

一方、以上により２個の８ビツトカウンタＩＬ。

ＩＨをカスケード接続した場合のカウンタに対する読み
出しが１回で済むため、従来のように連続して２回以上
の読み出しを実施する必要がなくなり、前述したような
（ａ）〜（ｃ）の問題点を全て解消することが可能とな
る。さらに、本構成をさらに拡張し、多段カスケード接
続のカウンタ装置を構成することにより、任意の、特に
紐条ビット長のカウンタ装置を実現することができ、し
かも時間待ち要素を含まないために、有限の時間でカウ
ント値の補正を行なうことが可能となる。

次に、本発明の他の実施例について説明する。

第３図は、第１図の８ビツトアツプカウンタ装置に代え
て、１２ビツトダウンカウンタ装置を実現するための８
ビツトカウンタの内部構成例を示す図である。第３図に
おいて、８ビツト（ダウン）カウンタでは、カウント入
力にカウントパルスが入力する毎に、カウント値に２５
５、すなわち１を８ビツトの２の補数で表現したものを
加算するので、カウントパルスの入力はカウント値を１
だけ減少させることになる。なお、図中１．１．　Ｄは
８ビツト加算器を示している。

本実施例の１２ビツトダウンカウンタ装置においては、
前述した１２ビツトアツプカウンタ装置の場合と同様に
、ＣｉＳＣｊ、Ｃｋ、Ｃ３゜ＣＬＳ、ＣＨ３５ＣＬＳＳ
、ＣＨ３Ｓが定義できる。

ＣＨ３５＝ＣＬＳＳならば、誤差は発生していないので
補正が不要である。

また、ＣＨ３５−Ｉ−ＣＬＳＳならば、誤差が発生して
いるので補正が必要である。

この補正値をＣＨＡＤとすると、 ＣＨ３Ｓ＞ＣＬＳＳの時、　ＣＨＡＤ＝ＣＨ３ＳＣＬＳ
Ｓ ＣＬＳＳ＞ＣＨ３Ｓの時、　ＣＨＡＤ＝２’　＋ＣＨ３
５−ＣＬＳＳ となる。簡単には、ＣＨ３５−ＣＬＳＳの下位４ビツト
をＣＨＡＤとすればよい。

さらに、上位８ビツトカウントの補正後の値をＣＨ８Ａ
とすると、 ＣＨ８Ａ−ＣＨ８−ＣＨＡＤ となる。ここで、アップカウンタの場合の補正値ＣＨＡ
とＣＨＡＤとの関係が ＣＨＡＤ＝−ＣＩＡ であるので、 ＣＨ３Ａ−ＣＨ３−ＣＨＡＤ＝ＣＨ３＋ＣＨＡが成り立
ち、補正はアップカウンタ装置の場合と同じであること
になる。

そして、補正後の最終的なカウンタ装置全体の１２ビツ
トカウント値Ｃ８は、以下のように求められる。

従って、本実施例の１２ビツトダウンカウンタ装置にお
いては、１２ビツトアツプカウンタ装置において述べた
ことと同様の作用効果を得ることができ、また補正方法
がアップカウンタ装置の場合と同じであることから、ア
ップ、ダウンの２つのカウント入力を持つアップダウン
カウンタ装置についても、同様の構成で実現することが
可能である。

次に、本発明の他の実施例について説明する。

プログラマブルカウンタ装置は、カウント初期値を設定
可能なもので、適当な開始条件が満たされると、カウン
ト入力にカウントパルスか入力される毎ににダウンカウ
ントするものである。カウント中のカウント値は、プロ
セッサの読み出し命令により読み出し可能である。そし
て、カウント値が０になった時は、カウントアツプ端子
にパルスを出力すると共に、カウント初期値か自動的に
ダウンカウンタに再設定されてダウンカウントを継続す
る。但し、カウント値の出力は、プロセッサからの要求
があった時に限られ、常時カウント値の全ビットを出力
することは不可能であるものとする。このようなプログ
ラマブルカウンタ装置に、本発明のカスケード接続を適
用するには、前述した上位カウンタ、下位カウンタの他
に、分周用カウンタが必要になる。

第４図は、本発明をプログラマブルカウンタ装置に適用
した場合の構成例を示すブロック図である。本実施例の
プログラマブルカウンタ装置は、下位プログラマブルカ
ウンタ４Ｌと、分周用プログラマブルカウンタ４Ｄと、
上位プログラマブルカウンタ４Ｈと、下位出力バッファ
５Ｌと、上位出力バッファ５Ｈと、共通データバス９と
から構成している。また、図中６はカウント入力、６Ｌ
は下位カウント入力、６Ｄは分周用カウント入力、６Ｈ
は上位カウント入力、７Ｌは下位カウント出力、７Ｄは
分周用カウント出力、７Ｈは上位カウント出力、８Ｌは
下位カウントアツプ出力、８Ｄは分周用カウントアツプ
出力、８Ｈは上位カランドアツブ出力をそれぞれ示して
いる。

すなわち、下位プログラマブルカウンタ４Ｌと分周用プ
ログラマブルカウンタ４Ｄのカウント人力６Ｌと６Ｄは
、全体のカスケード接続カウンタ装置のカウント人力６
と同じものを兼ねている。

また、上位プログラマブルカウンタ４Ｈのカウント人力
６Ｈとしては、分周用プログラマブルカウンタ４Ｄのカ
ウントアツプ出力８Ｄを接続している。

なお、本構成では、プログラマブルカウンタを３個使用
しているが、実際の応用では、１つのパッケージに３個
以上のカウンタが集積されているものが入手可能であり
、第４図の構成は容易に実現することができる。

本実施例のプログラマブルカウンタ装置においては、２
４ビツトカウンタ装置を構成するものとし、冗長部ビッ
トブロックの大きさが８ビツトとし、プログラマブルカ
ウンタ単体の大きさが１６ビツトであるとする。そして
、上位プログラマブルカウンタ４Ｈの設定値を２１６、
下位プログラマプルカウンタ４Ｌの設定値を２１６、分
周用プログラマブルカウンタ４Ｄの設定値を２８とし、
カウンタ装置全体のカウントビットがＣ８からＣ２３、
上位カウントビットがＣＨ８からＣＨ２３、下位カウン
トビットがＣＬｏからＣＬ、６、分周用カウントビット
がＣＤｏからＣＤ７で表わされるとすると、冗長部ビッ
トブロックの０８からＣＨ５に対応するのは、ＣＨ８か
らＣＨ，５のブロックとＣＬ。

からＣＬ、５のブロックになる。

ここで、補正前の上位プログラマブルカウンタ４Ｈの冗
長部ビットブロックのカウント値をＣＨ５Ｓ、下位プロ
グラマブルカウンタ４Ｌの冗長部ビットブロックのカウ
ント値をＣＬＳＳとすると、 となる。この場合、 ＣＨ３５＝ＣＬＳＳならば、誤差は発生していないので
補正が不要であり、 ＣＨ３５＝ＣＬＳＳならば、誤差が発生しているので補
正が必要である。

この補正値をＣＨＡは、ＣＬＳＳ−ＣＨ８Ｓの結果の下
位８ビツトをＣＨＡとすればよく、補正後の上位プログ
ラマブルカウンタ４Ｈのカウント値をＣＨ３Ａとすると
、 となる。そして、補正後の最終的なカウンタ装置全体の
２４ビツトカウント値Ｃ８は、以下のように求められる
。

従って、本実施例のプログラマブルカウンタ装置におい
ては、１６ビツトを超えるカウンタ装置を得ようとすれ
ば、１チツプに数個集積された１６ビツトカウンタをカ
スケード接続することにより、最も安価でかつ小形で簡
単な構成の装置を実現することが可能となる。

［発明の効果］ 以上説明したように本発明では、複数個のカウンタをカ
スケード接続した場合のカウンタに対する読み出しが１
回で済み、しかも下位カウンタから上位カウンタへの桁
上がり発生時の読み出し値の誤差を完全に補正すること
が可能な極めて信頼性の高いカウンタ装置が提供できる
。

【図面の簡単な説明】

第１図は本発明による１２ビツトアツプカウンタ装置の
一実施例を示すブロック図、第２図は同実施例における
８ビツトカウンタの内部構成例を示す図、 第３図は本発明の他の実施例による１２ビツトダウンカ
ウンタ装置を構成するための８ビツトカウンタの内部構
成例を示す図、 第４図は本発明をプログラマブルカウンタ装置に適用し
た場合の他の実施例を示すブロック図、第５図は従来の
カウンタ装置の構成例を示すブロック図である。 ＩＬ・・・下位８ビツトカウンタ、ＩＨ・・・上位８ビ
ツトカウンタ、２Ｌ・・・下位８ビツトカウンタＩＬの
カウント入力、２Ｈ・・・上位８ビツトカウンタＩＨの
カウント人力、３Ｌ・・・下位８ビツトカウンタＩＬの
カウント出力、３Ｈ・・・上位８ビットカウンタＩＨの
カウント出力、４Ｌ・・・下位プログラマブルカウンタ
、４Ｄ・分周用プログラマブルカウンタ、４Ｈ・・・上
位プログラマブルカウンタ、５Ｌ・・・下位出力ハッフ
ァ、５Ｈ・・・」二値出力バツファ、６・・・カウント
入力、６Ｌ・・・下位カウント入力、６Ｄ・・・分周用
カウント入力、６Ｈ・・・上位カウント入力、７Ｌ・・
・下位カウント出力、７Ｄ・・・分周用カウント出力、
７Ｈ・・・上位カウント出力、８Ｌ・・・下位カウント
アツプ出力、８Ｄ・・・分周用カウントアツプ出力、８
Ｈ・・・上位カウントアツプ出力、９・・・共通データ
バス、１０・・・補正手段、１１・・・８ビツト加算器
、１１Ｄ・・・８ビツト加算器、１２・・・８ビツトレ
ジスタ。 出願人代理人　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 　複数個のカウンタをカスケード接続して、単体のカウ
   ンタよりも長いビット長を構成するデジタル式のカウン
   タ装置において、 下位カウンタの最上位カウント出力ビットより下位のカ
   ウント出力ビットを上位カウンタのカウント入力として
   、上位カウンタと下位カウンタのカウント出力ビットを
   重複させ、前記上位カウンタと下位カウンタの全てのカ
   ウント出力ビットのカウント値を入力し、前記上位カウ
   ンタと下位カウンタの重複カウント出力ビットのカウン
   ト値を比較し、かつ当該比較結果に基づいて前記上位カ
   ウンタのカウント値を補正し、最終的なカウント値を出
   力する補正手段を、備えて成ることを特徴とするカウン
   タ装置。