JP2008301325A - カウンタ回路とそのレイアウト方法 - Google Patents
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Abstract
【解決手段】M(例えば、4)個のN(例えば、4)ビット同期カウンタBLK1〜BLK4を用いてM×Nビットのカウント値Q0〜Q15を出力すると共に、このカウント値が所定S0〜S15の値になったときに一致検出信号DETを出力する一致検出回路30を備えたカウンタ回路において、M個のNビット同期カウンタBLK1〜BLK4を隣接して平行に配置すると共に、この平行に配置されたNビット同期カウンタBLK1〜BLK4の端部に隣接して一致検出回路30を配置する。
【選択図】図1
Description
図2(a)は、4ビットの同期カウンタで、クロック信号CLKに同期して4ビットのカウント値(Q0〜Q3)を出力するための4つのD型フリップフロップ(以下、「DFF」という)1〜4を有している。この同期カウンタは、カウント動作を制御するキャリー入力信号CAI(または、イネーブル信号EN)が共通に与えられる排他的論理和ゲート(以下、「EXOR」という)5、2入力の論理積ゲート(以下、「AND」という)7、3入力のAND10、4入力のAND13及び5入力のAND16を有している。
この4ビットの同期カウンタでは、クリア信号CLRが“L”のとき、AND6,9,12,15の出力が“L”となり、DFF1〜4の入力端子Dに“L”が与えられる。これにより、DFF1〜4のクロック端子に与えられるクロック信号CLKのタイミングで、これらのDFF1〜4が同期クリアされる。
このカウンタ回路は、図2(b)に示す16ビットの同期カウンタに一致検出回路30を接続したものである。図1中のブロックBLK1〜BLK4は、それぞれ図2(b)におけるブロックBLK1〜BLK4を表しており、更に各ブロックBLK中の回路部A,B,C,D,Eは、それぞれ図2(a)中のカウント部A,B,C,Dと、回路Eを表している。ブロックBLK1〜4それぞれの4ビットの同期カウンタにおいて、カウント部Aが最下位ビットとなり、Dが最上位ビットとなっており、カウント部A〜Dの出力が回路Eに入力される。
以上のように、この実施例のカウンタ回路は、4ビットの同期カウンタを構成するブロックBLK1〜BLK4を線対称に4列縦隊に配置し、これらのブロックBLK1〜BLK4の終端に隣接して一致検出回路30を配置している。これにより、ブロックBLK1〜BLK4と一致検出回路30との距離をほぼ等しく、かつ短くすることができる。従って、ブロックBLK1〜BLK4の出力信号Q0〜Q15が一致検出回路30に到達するまでの遅延時間の差が小さくなるので、出力信号Q0〜Q15間のタイミングのずれを低減することができるという利点がある。
(a) 4ビットの同期カウンタを4個用いて16ビットの同期カウンタを構成した例を示したが、更に多ビットの同期カウンタを、同様の配置によって構成することもできる。
(b) 一致検出回路30の回路構成は一例である。例えば、設定値が固定であれば、EOR31を用いずにANDやOR等を用いることもできる。
(c) ブロックBLK1〜BLK4の回路構成は一例である。例えば、ブロックBLK1〜BLK4に示した一般的な同期カウンタに代えて、プリセット機能付き同期式ダウンカウンタを用いても良い。その場合、一致検出回路30に代えて、0検出回路を用いることになる。0検出回路は、例えば多入力のNORで実現することができる。
(d) 4列縦隊に配置したブロックBLK1〜BLK4の終端部に隣接して一致検出回路30を配置したが、各ブロックBLK1〜BLK4と一致検出回路30との距離が等しくかつ短くなる配置であれば、各ブロックBLK1〜BLK4の配置の仕方は自由である。例えば、一致検出回路30を中心に、複数のブロックを放射状に配置しても良い。
(e) 各ブロックBLK1〜BLK4内の回路部A〜Eを、最下位桁の回路部Aから最上位桁の回路部Eまで桁順に一列に配置すると共に、各ブロックBLK1〜BLK4における同位桁の回路部が隣接するように平行に配置する。更に、各ブロックBLK1〜BLK4の最上位桁の回路部Eに隣接して一致検出回路30を配置する。これにより、各ブロックBLK1〜BLK4と一致検出回路30間の配線長を均一の長さに固定できるだけでなく、各回路部Eと一致検出回路30を最短の配線で接続することができる。
31 EXOR
32 NOR
33 AND
BKL1〜BLK4 ブロック(4ビット同期カウンタ)
A〜E 回路部(カウント部)
Claims (7)
- M個のNビット同期カウンタ(但し、M,Nは2以上の整数)を用いてM×Nビットのカウント値を出力すると共に、該カウント値が所定の値になったことを検出する一致検出部を備えたカウンタ回路において、
前記M個のNビット同期カウンタを隣接して平行に配置すると共に、該平行に配置されたNビット同期カウンタの端部に隣接して前記一致検出部を配置したことを特徴とするカウンタ回路。 - 前記Nビット同期カウンタは、Nビットのカウント部が1列に並んだ構成であることを特徴とする請求項1記載のカウンタ回路。
- 前記Mは偶数とし、M/2番目と(M/2)−1番目の同期カウンタの境界線を軸にして前記M個の同期カウンタと前記一致検出部とを対称的に配置したことを特徴とする請求項1または2記載のカウンタ回路。
- 前記Nビット同期カウンタは、最上位桁から最下位桁までのNビットのカウント部を桁順に1列に並べて構成すると共に、平行に配置されたM個のNビット同期カウンタにおける同位桁のカウント部同士を隣接するよう配置し、該M個のNビット同期カウンタの最上位桁のカウント部に隣接して前記一致検出部を配置したことを特徴とする請求項1記載のカウンタ回路。
- 前記Nビット同期カウンタは、設定されたカウント値をクロック信号に従って1ずつ減少させるダウンカウンタであり、前記一致検出部は前記M×Nビットのカウント値が0であることを検出することを特徴とする請求項4記載のカウンタ回路。
- M個のNビット同期カウンタ(但し、M,Nは2以上の整数)を用いてM×Nビットのカウント値を出力すると共に、該カウント値が所定の値になったことを検出する一致検出部を備えたカウンタ回路において、
前記一致検出部を中心にして、前記M個のNビット同期カウンタを等距離に配置したことを特徴とするカウンタ回路。 - M個のNビット同期カウンタ(但し、M,Nは2以上の整数)を用いてM×Nビットのカウント値を出力すると共に、該カウント値が所定の値になったことを検出する一致検出部を備えたカウンタ回路のレイアウト方法であって、
前記M個のNビット同期カウンタを隣接して平行に配置し、
前記平行に配置されたNビット同期カウンタの端部に隣接して前記一致検出部を配置し、
前記Nビット同期カウンタと前記一致検出部に対する配線を行う、
ことを特徴とするカウンタ回路のレイアウト方法。
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JP2007146597A JP2008301325A (ja) | 2007-06-01 | 2007-06-01 | カウンタ回路とそのレイアウト方法 |
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0472815A (ja) * | 1990-07-12 | 1992-03-06 | Toshiba Corp | カウンタ装置 |
JPH09289445A (ja) * | 1996-04-23 | 1997-11-04 | Sharp Corp | 同期式カウンタ |
JP2001336679A (ja) * | 2000-05-30 | 2001-12-07 | Toyox Co Ltd | 食品用ホース |
-
2007
- 2007-06-01 JP JP2007146597A patent/JP2008301325A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH0472815A (ja) * | 1990-07-12 | 1992-03-06 | Toshiba Corp | カウンタ装置 |
JPH09289445A (ja) * | 1996-04-23 | 1997-11-04 | Sharp Corp | 同期式カウンタ |
JP2001336679A (ja) * | 2000-05-30 | 2001-12-07 | Toyox Co Ltd | 食品用ホース |
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