JPH0472758A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関するものである。

〔従来の技術〕

近年、ダイナミックランダムアクセスメモリ（ＤＲＡＭ
）等の半導体素子は比例縮小則に従って素子の微細化、
高集積化が進められている。しかしＤＲＡＭの容量部分
はアルファー線によるソフトエラーを防ぎセンス余裕を
増大するためにビット線との容量比を稼ぐ必要があり、
単純には比例縮小則に従わずある程度以上の容量が必要
となる。

そこで現在、占有面積を増加することなく容量を増大す
る方法として半導体基板に溝を掘るトレンチタイプのセ
ルが開発されている。サラランディング　ハイキャパシ
タンス　セル（Ｓｕｒｒｏｕｎｄｉｎｇ　Ｈｉ−Ｃａｐ
ａｃｉｔａｎｃｅ　Ｃｅ１ｌ、以下ＳＣＣという）構造
はトレンチ方式のキャパシタ形成法を用いたＤＲＡＭの
一種であり、他のトレンチタイプのセルと比較してもセ
ルの占有面積に対して容量が大きくとれることが特徴で
ある（特開昭６０−１９８０７６号）。

第３図に従来のＳＣＣ構造を用いたＤＲＡＭのセル部分
の製造方法（以下第１の従来例という）の工程断面図を
示す。半導体基板１としてＰ゛シリコン基板上に第１保
護膜２．第２保護膜３．及びマスク用絶縁膜４を形成す
る。次にマスク用絶縁膜４をマスクとして半導体基板１
上の素子分離領域に第１の溝５を形成する（第３図（ａ
））。次に既知のりソグラフィ技術を用いて第１の溝５
と素子領域２６が同時に露出するようにレジスト２９を
パターンニングし、レジスト２９とマスク用絶縁膜４を
マスクとして半導体基板１の表面の法線に対して約７°
の角度から後の工程で形成されるノード電極となるｎ＋
層１９とトランジスタのソース２２を接続する接続ｎ゛
層２７を形成する（第３図（ｂ））。次に再度イオン注
入を行い、第１の溝５の底部にのみ濃いｎ“層２８を形
成する（第３図（Ｃ））。第１の溝側壁材料形成用絶縁
膜６を堆積しく第３図（ｄ））、垂直方向に異方性のあ
るエツチング法により第１の溝側壁材料形成用絶縁膜６
を第１の溝５の側面だけに残留させ、第１の溝側壁材料
７とする（第３図（ｅ））。第１の溝５中の半導体基板
１表面が露出した部分を更に深くエツチングして第２の
溝８を形成し、イオン注入により第２の溝８の側壁だけ
にノード電極となるｎ０層１９を形成する（第３図（ｆ
））。次に第２の溝８の両側ｎ゛層１９を分離するため
に第２の溝８を約３００ｎｍ掘り下げ、次に半導体基板
１とｎ゛層１９の電気的分離を確実にすると共に隣接セ
ル間の電気的分離を行うためにＰ″Ｊｉ！２０を形成す
る（第３図（６））。次に第１容量絶縁膜９と第２容量
絶縁膜３２を形成し、第２容量絶縁膜極３２の表面を酸
化する。次にセルプレート電極材料１０を堆積する（第
３図（ハ））。そしてセルプレート電極材料１０を第１
の溝５の底面程度までエツチングし、マスク用絶縁膜４
を除去する（第３図（ｉ））。次に第１の溝５を埋め込
み材料１４を用いて周知の方法により平坦化し、通常の
ＭＯ３ＦＥＴ作成工程によりＭＯＳ）ランジスタを形成
する（第３図（ｊ））。

この製造方法では第３図（ｊ）のように第２の溝８の全
面に同様の厚さの第１容量絶縁膜９．第２容量絶縁膜３
２が形成されるため、ノード電極となるｎ゛層１９と隣
接セル間の電気的分離のためのＰ゛層２０に同様の電界
がかかる。このため容量を大きくする目的で第１容量絶
縁膜９．第２容量絶縁膜３２を薄くしたり、対ノイズ特
性を向上するために半導体基板１に負のバイアスをかけ
ると、Ｐ″層２０の第２の溝８近傍では第４図（ａ）の
ようにバンドが強く曲げられ荷電子帯から導電帯へバン
ド間トンネル電流が発生する。このトンネル電流がｎ゛
層１９に流れることによりｎ゛層１９の蓄積電荷が失わ
れ、保持時間が短くなる。更に第２の溝８の底部の角に
おいて容量酸化膜に電界が集中したり、ストレスがかか
るために容量酸化膜の電気的信顧性が悪化する。

又一方ではトレンチタイプのセルで溝の両側を電気的に
分離するために溝の底部のみに厚い絶縁膜を形成する方
法が提案されている。しかしこれらの方法は隣接する容
量間リーク電流しか考慮されていない。

続いて第５図を用いて特開平１−６４３３６号公報の製
造方法をＳＣＣ構造のセルに応用した場合の製造方法（
以下箱２の従来例という）として説明する。第２の溝８
の底部にＰ゛層２０を形成するまでの工程は第３図げ）
までと同様であるので省略する（第５図（ａ））。次に
第２絶縁膜３３として約３０ｎｍの窒化膜をＣＶＤ法に
より堆積し、上方よりイオンを注入して第２の溝８の側
壁以外の第２絶縁１ｌＩ３３をアモルファス化する（第
５図う））。次にウェットエツチング法により第２の溝
８の側壁の第２絶縁膜３３を除去する（第５図（Ｃ））
。この際アモルファス化された部分はエツチングされな
いため残留する。次にレジスト等を第１の溝５．第２の
溝８に埋め込み第２の溝８の底部以外の第２絶縁膜３３
を除去する（第５図（ｄ））。この後の工程は第３図（
６）以降と同様であるので省略する（第５図（ｅ）　）
。

この方法では第５図（ｅ）に示すように第２の溝８の底
部にしか第２絶縁膜３３が残留しないため、第２の溝８
側壁のＰ゛層２０ではトンネル電流が流れる。又第２絶
縁膜３３として窒化膜を用いているため大きな応力が発
生しストレス等により半導体基板１に欠陥が発生する。

従ってノードｎ・層１９から半導体基板１へのリーク電
流は減少しない。更に第２の溝８の底部以外の第２絶縁
膜３３を除去する工程が必要となり工程数が増える。

次にイクステンデッド　アブストラクト　オンザ　１７
回　コンファレンス　オン　ソリッドステート　デバイ
シーズ　アンド　マテリアルズ（Ｅｘｔｅｎｄ　Ａｂｓ
ｔｒａｃｔｓ　ｏｆ　ｔｈｅ　１７ｔｈ　Ｃｏｎｆｅｒ
ｅｎｃｅｏｎ　５ｏｌｉｄ　５ｔａｔｅ　Ｄｅｖｉｃｅ
ｓ　ａｎｄ　Ｍａｔｅｒｉａｌｓ、　ＴＯＫＹＯ。

１９８５、　ｐｐ、４ｌ−４４）の方法によるＤＲＡＭ
のセルの大まかな製造方法の工程断面図を第６図に示す
。

工程（ａ）では半導体基板１にカソードカップリング平
行平板型ドライエツチング装置（以下ＲＩＥという）に
より溝８を形成する。次に工程（ｂ）では隣接するセル
を電気的に分離するためＢイオン１８を注入し、工程（
Ｃ）ではＣＶＤ法により第２絶縁膜３３として堆積し、
ＲＩＥにより必要な膜厚までエッチバックする。次に固
体拡散源により溝８の側壁だけにノード電極となるｎ゛
層１９を形成し、容量酸化膜９を形成し、セルプレイド
電極材料１０としてポリシリコン膜を堆積しＭＯＳ）ラ
ンジスタを形成する（工程（ｄ））。この方法では、第
２の溝８の底部に第２絶縁膜３３として残留させるＣＶ
Ｄ酸化膜の厚みを適当な厚みに設定することにより、第
２の溝８の底部のＰ゛層２０を全て厚い絶縁膜により覆
うことが可能である（第６図（ｄ））。しか°し第２の
溝８の底部に均一に第２絶縁膜３３を残留させるために
は、ＣＶＤ酸化膜の厚みを厚くしエッチバック等の複雑
で再現性の低い工程が必要である。そのために工程の増
加する他に、ウェハー面内の均一性、安定性などに問題
がある。

続いてイクステンデッド　アブストラクト　オン　ザ　
１８回　コンファレンス　オン　ソリッド　ステート　
デバイシーズ　アンド　マテリアルズ（Ｅｘｔｅｎｄ　
Ａｂｓｔｒａｃｔｓ　ｏｆ　ｔｈｅ　１８ｔｈ　Ｃｏｎ
ｆｅｒｅｎｃｅｏｎ　５ｏｌｉｄ　５ｔａｔｅ　Ｄｅｖ
ｉｃｅｓ　ａｎｄ　Ｍａｔｅｒｉａｌｓ＋　ＴＯＫＹＯ
。

１９８６、　ｐｐ、２９５−２９８）の方法によるＤＲ
ＡＭのセルの大まかな製造方法の工程断面図を第７図に
示す。

第７図（ａ）ではマスク用絶縁膜４としてＣＶＤ酸化膜
、ＣＶＤ窒化膜、熱酸化膜を形成してＢイオン１８を注
入し、拡散を行いＰ゛層２０を形成する。

次に半導体基板１に溝８をＲＩＥにより形成しく第７図
（ｂ））、第１溝側壁材料７としてＣＶＤ酸化膜を、第
２側壁材料３４としてＣＶＤ窒化膜を堆積し、ＲＩＥに
より溝８の側壁にのみにサイドウオールを形成し、再び
Ｂイオン１８を注入する（第７図（Ｃ））。第２側壁材
料３４であるＣＶＤ酸化膜をマスクとして溝８の底部の
みを５００ｎｍ程度酸化しく第７図（ｄ））、第１溝側
壁材料７と第２側壁材料３４を除去した後にノード電極
形成用のＡｓイオン１７を注入し溝８の側壁だけにノー
ド電極となるｎ゛層１９を形成し、次に半導体基板１と
ｎ゛層１９の電気的分離を確実にするためのＰ＋層２０
を形成するために斜めの角度からＢイオン１８を注入す
る（第７図（ｅ））。次に容量酸化膜とセルプレート電
極材料１０を形成し、溝８を埋め込み材料１４であるＣ
ＶＤ酸化膜を用いて埋め込む。

この方法ではｎ９層１９が溝８の底部より半導体基板１
の内部に入り込み拡散したり（第７図げ））、Ａｓイオ
ン１７の注入エネルギーが大きいと第２の溝８である酸
化膜を突き抜け、隣接セル間の分離が不確実になる。こ
れを防ぐためにＡｓイオン１７とＢイオン１８を溝底部
の厚い酸化膜を形成する前に注入すると、第２の溝８の
底部にしか第２絶縁膜３３が残留しないため第２の溝８
側壁のＰ゛層２０ではバンド間トンネル電流が流れ、第
２の従来例の方法と同様の問題が発生する。

更に特開昭６２−１５４６６５号公報の方法によるＤＲ
ＡＭのセルの製造方法の工程断面図を第８図に示す。こ
こでは第８図（ａ）に示すように第２の溝８の底部を掘
り下げセル間の分離用のＰ゛層２０を形成した後に、第
２の溝８の表面を酸化し第１容量絶縁膜９を形成し、第
２容量絶縁膜３２として窒化膜を堆積する。そして第８
図（ｂ）に示すように異方性エツチングにより第２容量
絶縁膜３２を水平部（低部）のみを除去し、第２容量絶
縁膜３２の表面と第２容量絶縁膜３２の除去した部分の
半導体基板ｌを同時に酸化し第２の溝８の底部に第２絶
縁膜３３を形成する（第８図（Ｃ））。この方法では第
２の溝８の底部にしか第２絶縁膜３３が残留しないため
第２の溝８側壁のＰ゛層２０ではバンド間トンネル電流
が流れ、第２の従来例の方法と同様の問題が発生する。

〔発明が解決しようとする課題〕

従来の製造方法では、上述のように隣接するセル間を電
気的に分離し、バンド間トンネル電流の発生を防ぐ工程
数の少ない比較的容易、且つ容量酸化膜の電気的信顧性
の高い製造方法がなく、ＤＲＡＭの保持時間の延長に支
障を来していた。

本発明はこのような従来の問題点に鑑みてなされたもの
で、素子性能の良好な半導体装置の製造方法を提供する
ことを技術的課題とする。

〔課題を解決する手段〕

本願の請求項１の発明は第１導電型半導体基板に溝を形
成する工程と、溝に第２導電型の不純物層を形成する工
程と、溝内壁に酸化防止膜となり得る第１絶縁膜を形成
する工程と、溝の底部近傍のみ第１絶縁膜を除去する工
程と、溝を掘り下げる工程と、溝を掘り下げた部分のみ
選択的に第２絶縁膜を形成する工程と、を有することを
特徴とするものである。

又本願の請求項２の発明は第１導電型半導体基板に溝を
形成する工程と、溝に第２導電型の不純物層を形成する
工程と、溝を角度を付けて掘り下げる工程と、溝内壁に
酸化防止膜となり得る第１絶縁膜を形成する工程と、溝
の掘り下げた部分近傍のみ第１絶縁膜を除去する工程と
、第１絶縁膜を除去した部分のみ選択的に第２絶縁膜を
形成する工程と、を有することを特徴とするものである
。

〔作用〕

このような特徴を有する本発明によれば、第２の溝の底
部を掘り下げることにより近傍のノード電極のｎ°層を
切断すると共に、第２の溝の底部の掘り下げた部位を全
て選択的に酸化することができる。このためバンド間ト
ンネル電流の発生源であるＰ゛層と容量酸化膜の電気的
信顧性を落としていた第２の溝の底部の角を自己整合的
に厚い酸化膜で覆うことができ、Ｐ゛層の濃度を下げる
ことなくＰ”層のバンド間トンネリング電流をなくし電
気特性の良好な且つ電気的信軌性の良好な半導体装置を
製造することができる。

〔実施例〕

（第１実施例） 第１図は本発明の第１の実施例におけるＳＣＣ構造を用
いたＤＲＡＭセルの製造方法を示す工程断面図である。

以下第１図を用いて第１の実施例を説明する。

まず第１図（ａ）では、半導体基板ｌとしてＰ型シリコ
ン基板（第１導電型半導体）上に第１保護膜２として約
５０ｎｍの熱酸化膜及び第２保護膜３として２２０ｎａ
＋のＣ■ポリシリコンを形成し、マスク用絶縁膜４とし
て約１９０ｎｍのリンガラス膜をＣＶＤ法により堆積す
る。次にマスク用絶縁膜４をマスクとして半導体基板１
の素子分離領域に深さが８００ｎｍと一定であり、最小
溝幅が６００ｎｍの第１の溝５を形成する。

次に第１図（ハ）に示すように、既知のりソグラフィ技
術を用いて第１の溝５の一部と素子領域２６が同時に露
出するようにレジスト２９をパターニングする。レジス
ト２９とマスク用絶縁膜４をマスクとして半導体基板１
の表面の法線に対して約７°の角度から第１ｎ”層形成
イオン３０を本実施例ではＡｓイオンを４方向から１５
０ＫｅＶで２．０Ｘ１０１４０、−２注入し、接続ｎ゛
層２７を形成する。この接続ｎ４層２７は、後の工程で
形成されるノード電極ｎ゛層１９とトランジスタのソー
ス２２を接続するものである。

次に第１図（Ｃ）に示すように、半導体基板１の表面の
法線に対して第１ｎ＋層形成イオン３０よりも浅い角度
より第２ｎ”層形成イオン３１を本実施例ではＡｓイオ
ンをＯｏより５０ＫｅＶで１．ＯＸ１０１４ｃｍ””注
入し、第１の溝５の底部にのみ濃いｎ１層２８を形成す
る。本実施例では第２ｎ”層形成イオン３１をＯｏより
注入したが、これは角度をつけると第１の溝の底部にお
いて影ができるため、回転注入を行う必要があるためで
ある。文筆１゜第２ｎ”層形成イオン３０．３１として
Ａｓイオンを用いたが、これはＡｓイオンを用いると注
入の際制御性が良いことと、後工程における熱処理にお
いて拡散し難いためである。

次に第１図（ｄ）ではレジスト２９を除去し、その上に
第１の溝側壁材料形成用絶縁膜６として約１８０ｎｍの
ＣＶＤ酸化膜を堆積する。その上からＣＨＦ、ガスを用
いたカソードカップリング平行平板型ドライエツチング
装置（ＲＩ　Ｅ）により第１の溝側壁材料形成用絶縁膜
６を第１の溝５の側面だけに残留させ、第１の溝側壁材
料７とする（第１図（ｅ））。

第１図（ｆ）において第１の溝５中の半導体基板１表面
が露出した部分を再び５ｉＣＩ４　とＣＨ２Ｆ２ガスを
用いたＲＩＥ法により約１．５μｍの深さまで更に深く
エツチングして第２の溝８を形成する。その後マスク用
絶縁膜４と第１の溝側壁材料７をマスクとして、半導体
基板１の表面の法線に対して約７゜の角度からノード電
極形成用のＡｓイオン１７を８０ＫｅＶで２．０Ｘ１０
”ｃｍ−”注入し、第２の溝８の側壁だけにノード電極
となるｎ゛層１９（第２導電型の不純物層）を形成する
。

次いで第１図（員では第１容量絶縁膜９として約５ｎｍ
の薄い熱酸化膜を形成し、その上に第１絶縁膜である第
２容量絶縁膜３２として約１０ｎｍの窒化膜をＣＶＤ法
等により堆積する。ここで第１容量絶縁膜９として熱酸
化膜を用いた理由は、酸化することにより第２の溝８の
側壁の微量な不純物が除去され、結晶欠陥が回復される
等の効果があり、容量絶縁膜の電気的信頬性が上昇する
ためである。

次に第１図（ハ）において、ＣＨｚｈガス等を用いたＲ
ＩＥ法により第２溝８の底部の第１容量絶縁膜９と第２
容量絶縁膜３２をエツチングし、第２の溝８の両側のｎ
゛層１９を分離するために第２の溝８を底部のｎ゛層１
９が十分除去される深さ、本実施例では約３００ｎｎ＋
エツチングする。そして半導体基板１とｎ゛層１９の電
気的分離を確実にすると共に、チャッネルストッパー層
兼素子領域の半導体基板１からの電気的浮き上がりを防
止するために、半導体基板１の表面の法線に対して約７
゜の角度からＢイオン１８を７０ＫｅＶで７．０ＸＩ０
１３ｃａＩ２注入しｎ゛層１９より深い領域にＰ゛層２
０を形成する。このとき半導体基板ｌの表面の第２容量
絶縁膜３２は、第２の溝８の底部の第１容量絶縁膜９と
第２容量絶縁膜３２とをエツチングする際に同時に除去
されるため、特別な工程は必要ない。

次に第１図（ｉ）では、第２の溝８の底部のエツチング
された部分のみを選択的に酸化し第２の絶縁膜３３を形
成する。本実施例では約３０ｎｍ酸化した。

この際、第２容量絶縁膜３２である窒化膜が酸化ストッ
パーとなるが、第２の溝８の底部の掘り下げた部分には
第２容量絶縁膜３２がないため第２の溝８の底部の掘り
下げた部分のみが選択的に酸化される。この際、第２の
絶縁膜３３は自己整合的にｎ゛層１９とＰ゛層２０の接
合領域を含めトンネル電流の発生し得る顛域全てと第２
の溝８の角を厚い酸化膜で覆うことができる。従って従
来例と同様の電圧関係となっても第４図（ａ）、　（ｂ
）のようにトンネル電流は発生せず、電気的信顛性も悪
化しない。更に第２の絶縁Ｍ３３の厚みは自由に設計で
き且つ酸化膜であるため、大きなストレスは発生せず従
来よりのプロセスとの整合性もよい。

更に第２容量絶縁膜３２である窒化膜表面が同時に酸化
され容量酸化膜の電気的信頼性が更に向上する。

次に第１図（ｊ）において、セルプレート電極材料１０
としてポリシリコン膜をＣＶＤ法等を用いて第１の溝５
及び第２の溝８に十分埋まる程度、例えば約１９０ｎ＋
ｗ堆積する。次にマスク用絶縁膜４を素子領域２６のエ
ツチングストッパ兼マスクとしてセルプレート電極材料
１０を第１の溝５の底面程度までエツチングし、次にマ
スク用絶縁膜４を除去する（第１図伝））。次に第１の
溝５の埋め込み材料１４としてＣＶＤ法等により酸化膜
を堆積し、周知の方法により平坦化した後、通常のＭＯ
３ＦＥＴ作成工程によりＭＯＳ）ランジスタを形成する
（第１図（１））。

（第２実施例） 続いて第２の発明をＳＣＣ構造のＤＲＡＭセルの製造に
応用した例を示す。第２図は本発明の第２の実施例にお
けるＳＣＣ構造を用いたＤＲＡＭセルの製造方法を示す
工程断面図である。以下第２図を用いて第２の実施例を
説明する。第２の溝８を形成し、第２の溝８の側壁だけ
にノード電極となるｎ゛層１９を形成した工程までは第
１の実施例と同様なので省略する（第２図（ａ））。次
に第２図ら）に示すように、第２の溝８の両側のｎ・層
１９を分離するために第２の溝８を底部のｎ゛層１９が
十分除去される深さ、本実施例では約３００ｎｍエツチ
ングする。この際に第２の溝８の掘り下げた部分の側壁
が基板上部から見えるように丸（もしくはテーパーを付
けてエツチングする。これは後の工程で第１容量絶縁膜
９と第２容量絶縁膜３２を第２の溝８のみＲＩＥでエツ
チングする際、第２の溝８の側壁部分の掘り下げた部分
も第１容量絶縁膜９と第２容量絶縁膜３２をエツチング
するためである。この後、半導体基板１とｎ゛層１９の
電気的分離を確実にすると共に、チャンネルストッパー
層兼素子領域の半導体基板１からの電気的浮き上がりを
防止するために、半導体基板１の表面の法線に対して約
７°の角度からＢイオン１８を７０ＫｅＶで７．ＯＸ１
０Ｉ３ｃｍ−”注入し、ｎ゛層１９より深い領域にＰ゛
層２０を形成する（第２図（ロ））。

次に第２図（Ｃ）では、第１容量絶縁膜９として約５ｎ
＋＋＋の薄い熱酸化膜を形成し、その上に第２容量絶縁
膜３２として約１０ｎｍの窒化膜をＣＶＤ法等により堆
積する。ここで第１容量絶縁膜９として熱酸化膜を用い
た理由は、酸化することにより第２の溝８の側壁の微量
な不純物が除去され結晶欠陥が回復される等の効果があ
り、容量絶縁膜の電気的信頼性が上昇するためである。

次に第２図回では、ＣＨｚＦｚガス等を用いたＲＩＥ法
により第２溝８の底部の第１容量絶縁膜９と第２容量絶
縁膜３２をエツチングする。このとき第２の満８の側壁
部分の掘り下げた部分は角度を持っているため、自己整
合的にｎ’Ｊ！１９とＰ゛層２接合部分からＰ゛層２０
の部分の第１容量絶縁膜９と第２容量絶縁膜３２もエツ
チングされることになる。文筆２の溝８の底部において
第２容量絶縁Ｍ３２のエツチングを第１容量絶縁膜９の
途中において停止することにより、エツチングによるダ
メージを防ぐことができる。更にこのとき同時に半導体
基板１の表面の第２容量絶縁膜３２は除去されるため特
別な工程は必要ない。次に第２の溝８の第１容量絶縁膜
９と第２容量絶縁膜３２のエツチングされた部分のみを
選択的に酸化し第２の絶縁膜３３を形成する。本実施例
では約３０ｎｍ酸化した。この際、第２容量絶縁膜３２
である窒化膜が酸化ストッパーとなり第２の溝８の底部
のエツチングされた部分のみが選択的に酸化される。こ
の際、第２の絶縁膜３３はｎ゛層１９とＰ゛層２０の接
合領域を含めトンネル電流の発生し得る顛域全てを自己
整合的に厚い酸化膜で覆うことができ、従来例と同様の
電圧関係においても第４図（ａ）のようにトンネル電流
は発生しない。更に第２の絶縁膜３３はその厚みを電圧
により最適化することにより比較的薄くできる上、酸化
膜であるため大きなストレスは発生せず従来よりのプロ
セスとの整合性もよい。更に第２容量絶縁膜３２である
窒化膜表面が同時に酸化され容量酸化膜の電気的信頼性
が向上する。この後セルプレート電極材料１０を埋め込
み、第１の溝５を埋め込み材料１４で埋め込み平坦化し
た後ＭＯＳトランジスタを形成する工程は第１の実施例
と同様であるため省略する（第２図（ｅ））。

第１．第２の実施例を用いれば、従来例に比べ第２の絶
縁膜は自己整合的にｎ゛層１９とＰ゛層２０の接合領域
を含めトンネル電流の発生し得る領域全てを比較的厚い
酸化膜で覆うことができ、更に第２の絶縁膜の膜厚は自
由に設計できかつ酸化膜であるため大きなストレスは発
生せず従来よりのプロセスとの整合性もよい。又従来例
において容量酸化膜の電気的信頼性を悪化させる原因で
ある第２の溝８の底部の角においても比較的厚い第２の
絶縁膜で覆うことができ、容量酸化膜の電気的信頼性を
向上できる。このため保持時間の長い電気特性の良好な
半導体装置が容易に製造できる。第９図のＱ印は本実施
例におけるＤＲＡＭの保持時間を示すものである。本図
に示すように第１の従来例のＤＲＡＭ　（Δ印）に比べ
て保持時間を約１桁以上長（することが可能となった。

尚第１．第２の実施例では第１容量絶縁膜９として熱酸
化膜を用いたが、ＣＶＤ酸化膜等他の酸化膜でもよい。

又第１．第２の実施例では第２容量絶縁膜３２としてＣ
ＶＤ窒化膜を用いたが、ＣＶＤ−Ｔａｇ’ｓ等他の絶縁
膜でもよい。第１．第２の実施例では第１容量絶縁膜９
として熱酸化膜を用いたが、直接ＣＶＤ窒化膜等の絶縁
膜を堆積してもよい。更に第１．第２の実施例では第２
絶縁膜３３を形成した後すぐにセルプレート電極材料１
０を堆積したが、第２絶縁膜３３を形成した後更に容量
絶縁膜を形成してもよい。

尚第１．第２の実施例では第２絶縁膜３３を形成した後
すぐにセルプレート電極材料１０を堆積したが、第２の
溝８が角度を持っていた場合第２の溝８を掘り下げると
きに第２絶縁膜３３が減少したり第２絶縁膜３３にダメ
ージが入ることにより容量値の不安定、容量絶縁膜の電
気的信頼性の減少等が発生することがある。このため第
２絶縁膜３３を形成した後、第２容量絶縁膜３２を除去
した後再度容量絶縁膜を形成してもよい。又同じ理由で
第２容量絶縁膜３２を除去し、第１容量絶縁膜９を除去
してもよい。尚第１．第２の実施例ではＳＣＣ構造のＤ
ＲＡＭに用いたが、他のトレンチタイプのセル構造を有
する半導体装置に用いてもよい。

尚第１．第２実施例では第１の導電型半導体をＰ型半導
体、第２の導電型半導体をｎ型としているが、第１．第
２の導電型半導体を夫々ｎ型及びＰ型としてもよい。

〔発明の効果〕

以上詳細に説明したように本発明によれば、トレンチ底
部を選択的に絶縁膜を厚く形成することによりトンネル
電流のない優れた保持特性を有する半導体装置を製造す
ることが出来るようになった。この結果ＤＲＡＭの保持
時間は第９図に示すように１桁以上長くなった。

【図面の簡単な説明】

第１図は本発明の第１の実施例における半導体装置の製
造方法を示す工程断面図、第２図は本発明の第２の実施
例における半導体装置の製造方法を示す工程断面図、第
３図は従来の半導体装置の製造方法を示す工程断面図、
第４図（ａ）は従来の半導体装置のＰ゛部分のバンド図
、第４図（ｂ）は本実施例におけるＰ゛部分のバンド図
、第５図。 第６図、第７図及び第８図は従来の半導体装置の製造方
法を示す工程断面図、第９図は従来例と本発明の実施例
におけるセルの保持時間特性を示す曲線である。 １−−−−一半導体基板、　４・−・・−・・マスク用
絶縁膜、５・−・・−・第１の溝、　７・−−−−−・
第１の溝側壁材料、８・・−・・・−第２の溝、　９・
−−−−−一第１ｎ”層形成イオン、１　Ｂ−−−−−
＝Ｂイオン、　　１９−−−−−−−　ｎ　”層（不純
物層）３１−・−−一−−第２ｎ“層形成イオン、　３
２第２容量絶縁膜（第１絶縁膜）、　３３・−−−−−
一第２絶縁膜。 特許出願人　松下電器産業株式会社

Claims (5)

【特許請求の範囲】
1. （１）第１導電型半導体基板に溝を形成する工程と、 前記溝に第２導電型の不純物層を形成する工程と、 前記溝内壁に酸化防止膜となり得る第１絶縁膜を形成す
   る工程と、 前記溝の底部近傍のみ前記第１絶縁膜を除去する工程と
   、 前記溝を掘り下げる工程と、 前記溝を掘り下げた部分のみ選択的に第２絶縁膜を形成
   する工程と、を有することを特徴とする半導体装置の製
   造方法。
2. （２）第１導電型半導体基板に溝を形成する工程と、 前記溝に第２導電型の不純物層を形成する工程と、 前記溝を角度を付けて掘り下げる工程と、 前記溝内壁に酸化防止膜となり得る第１絶縁膜を形成す
   る工程と、 前記溝の掘り下げた部分近傍のみ前記第１絶縁膜を除去
   する工程と、 前記第１絶縁膜を除去した部分のみ選択的に第２絶縁膜
   を形成する工程と、を有することを特徴とする半導体装
   置の製造方法。
3. （３）前記溝内壁に第１絶縁膜を形成する前に前記溝内
   壁に酸化膜を形成する工程を有することを特徴とする請
   求項１又は２記載の半導体装置の製造方法。
4. （４）前記第２絶縁膜形成工程を終えた後、前記第１絶
   縁膜を除去する工程と、前記第１絶縁膜を再度形成する
   工程を有することを特徴とする請求項１又は２記載の半
   導体装置の製造方法。
5. （５）前記第１絶縁膜は窒化膜であることを特徴とする
   請求項１又は２記載の半導体装置の製造方法。