JPH0468737A - 差動位相変調通信方式用復調器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、差動位相変調（Ｄｉｆｆｅｒｅｎｔｉａｌ
　Ｐｈａｓｅ−５ｈｉｆｔ　Ｋｅｙｉｎｇ　、以下ＤＰ
ＳＫと称する）通信方式における復調器に関するもので
ある。

〔従来の技術〕

従来のＤＰＳＫ通信方式による復調器としては第５図に
示される構成のものがある。これは宮用洋、小泉卓也共
著によるオーム社発刊の「現代デジタル通信方式」に示
されたものである０図において、ｌは復調器入力端子、
２は遅延器、３は遅延出力端子、４は乗算器、５は乗算
器の出力端子、６はビット判定器である。

第６図は、上記第５図における各部の信号波形を各部の
符号をもって示すものである。

次に動作について説明する。ＤＰＳＫ通信方式により送
られる情報を持つ復調器の入力信号波形第６図１は、遅
延器２により遅延され、遅延波形第６図３となる。この
遅延波形は乗算器４により、入力信号波形第６図１と乗
算され、ビット判定器６の入力波形第６図５となる。こ
の入力波形はビット判定器６によりビット判定が行われ
る。従来ＤＰＳＫ通信方式における遅延器２での遅延時
間は、ビット周期Ｔとして復調を行っている。またビッ
ト判定器６では、ビット周期Ｔのクロックをもとに判定
器６の入力波形第６図５を積分し、スライサを通すこと
で判定を行う０例えば積分結果が負になれば、ビット間
の位相差が１８０”のデータであり、正になればビット
間の位相差が０″のデータが送信されていることがわか
る。ＤＰＳＫ通信方式では、例えばビット間の位相差が
１８０°の場合をデータ符号の“１”として位置付け、
また位相差が０°の場合を“０”に対応付けて変調を行
う方式である。この場合、ビット判定器６における積分
結果が負になればデジタル符号の“１″が、また積分結
果が正になればデジタル符号の“０″が送信されたと判
断する。

〔発明が解決しようとする課題〕

上述のような従来の復調器では、受信信号のＳＮ比が悪
いとき、信号を正しく認識する確率も悪くなっていた。

したがって、本発明は、上記のような問題点を改善する
ために、よりＳＮ比の悪い受信信号に対しても正確に情
報を検出する復調器を得ることを目的とする。

〔課題を解決するための手段〕

この発明の復調器は、ＤＰＳＫ通信方式により送られる
情報を持つ入力信号とこの入力信号の遅延信号とを乗算
した後ビット判愈を行う復調器に関するもので、入力信
号に対して遅延器と乗算器の組み合せ回路を並列に複数
個設け、□乗算器の各出力を加算する加算器を介してビ
ット判定を行うべくビット判定回路に入力するように構
成し、加算器の出力信号に含まれる復調器の入力搬送波
成分を強調すべく各遅延器の遅延時間を設定したことを
特徴としたものである。

また、この発明の復調器の別のタイプは、遅延器と乗算
器の組み合せ回路の複数個に対してさらにそれぞれ所定
の遅延時間を持つ遅延器と乗算器からなる別の同数の組
み合せ回路を入力信号に対して並列に設け、この別の組
み合せ回路の各乗算出力をそれぞれの符号反転器を介し
て各組み合せ回路のすべてに共通な加算器に入力するこ
とを特徴としている。

〔作　用〕

この発明における復調器は、遅延量の異なる組み合せ回
路を複数個用いてその出力を加算して入力信号の信号成
分を強調しているため受信信号のＳＮ比を上げることが
できる。

〔発明の実施例〕

以下、この発明の一実施例を図面について説明す−る。

第１図において、２ａ、２ｂは遅延回路、４ａ、４ｂは
乗算器、８は加算器、６はビット判定器である。また、
１は復調器″の入力端子、７ａ７ｂは乗算器４ａ、４ｂ
の各出力端子、９は加算器８の出力端子である。第２図
は第１図における各部の信号波形を各部の符号で示すも
のである。

次に搬送波の２周期で変調波の１ビツトを表すＤＰＳＫ
通信方式にて送信した場合を第１図に示す実施例につい
て復調器の動作を説明する。復調器受信波形第２図１は
遅延器２ａ、２ｂにおいてそれぞれ遅延されたあと、乗
算器４ａ、４ｂにて復調器受信波形自体に乗ぜられる。

今、ＤＰＳＫ通信方式による変調波のビット周期Ｔを４
τに選ぶと、２τは搬送波周期と等しくなる。遅延器２
ａにおける遅延時間を２τとし、遅延器２ｂにおける遅
延時間を４τにそれぞれ決めると、加算器８の入力波形
第２図７ａ、”Ｉｂが得られる。この入力波形第２図７
ａ、７ｂは、加算器８にて加算されビット判定器６０入
力波形第２図９となる。

この入力波形第２図９は、判定器６でビット判定される
。ビット判定は、例えば入力波形第２図９をビットに同
期したクロックで時間軸に積分することで行うことがで
きる。ここで解るように、加算器８で加算されることに
よって復調器の入力信号の情報を表す搬送波成分が強調
される。

第３図に本発明の他の実施例を示す、この図の回路構成
は、上述の第１図の回路に、さらに一対の遅延器２ｃ、
２ｄおよび乗算器４ｃ、４ｄからなる組み合せ回路を設
け、それらの出力を反転する符号反転器１０ａ、１０ｂ
を設けている。ここで、遅延器２Ｃにおける遅延時間を
τ、遅延器２ｄにおける遅延時間を３τとする。復調器
の受信波形第４図１と乗算した結果の波形を符号反転器
１０ａ、１０ｂに加えて符号を反転すると、加算器８０
入力波形として第４図７ａ、７ｂのほかにさらに第４図
７ｃ、７ｄが得られる。これら入力波形第４図７ａ、７
ｂ、７ｃ、７ｄは加算器８にて加算され、判定器６０入
力波形第４図１１となる。この入力波形第４図１１は、
第１図の実施例における判定器の入力波形第２図９に比
べ、さらにＳＮ比の向上が計れる。

第１図および第３図における、本発明の実施例について
は搬送波の２周期で１ビツトを表すＤＰＳＫ通信方弐の
復調器の動作を説明した。さらに１ビツト当たりの搬送
波周期が増減した場合においても、遅延器および乗算器
の数を調節することで、ここに説明した復調器と同様の
効果を持つ復調器が実現可能である。

上記実施例では遅延器での遅延時間は搬送波の１／２周
期の整数倍として説明したが、遅延時間τ。の範囲は、
ビット周期Ｔで表すと、０〈τ。

〈Ｔとしても同様の効果が得られる。

〔発明の効果〕

以上のようにこの発明によれば、復調器の入力波形の搬
送波成分を強調し、判定器の入力波形のＳＮ比を上げる
ため、送信された信号の認識率は高くなる。特に、送信
周波数が低く、しかも受信信号のＳＮ比が悪いときに効
果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による差動位相変調通信方
式のための復調器のブロック回路図、第２図は第１図に
おける各部信号波形を示すタイムチャート、第３図は本
発明における他の実施例のブロック回路図、第４図は第
３図における各部信号波形のタイムチャート、第５図は
従来の復調器のブロック回路図、第６図は第５図におけ
る各部信号波形のタイムチャート図である。 ２ａ〜２ｄ・・・遅延器、４ａ〜４ｄ・・・乗算器、６
・・・判定器、１０ａ〜１０ｂ・・・符号反転器、８・
・・加算器。

Claims (4)

【特許請求の範囲】
1. （１）差動位相変調通信方式により送られる情報を持つ
   入力信号とこの入力信号の遅延信号とを乗算した後ビッ
   ト判定を行う復調器において、入力信号に対して遅延器
   と乗算器の組み合せ回路を並列に複数個設け、前記乗算
   器の各出力を加算する加算器を介してビット判定を行う
   べくビット判定回路に入力するように構成し、前記加算
   器の出力信号に含まれる復調器の入力搬送波成分を強調
   すべく前記各遅延器の遅延時間を設定したことを特徴と
   する差動位相変調通信方式用復調器。
2. （２）遅延器と乗算器の組み合せ回路の複数個に対して
   さらにそれぞれの所定の遅延時間を持つ遅延器と乗算器
   からなる別の同数の組み合せ回路を入力信号に対して並
   列に設け、この別の組み合せ回路の各乗算出力信号をそ
   れぞれの符号反転器を介して各組み合せ回路のすべてに
   共通な加算器に入力することを特徴とする請求項（１）
   記載の差動位相変調通信方式用復調器。
3. （３）搬送波の周期の整数倍を変調波のビット周期とす
   る差動位相変調通信方式により送られる情報を持つ入力
   信号とこの入力信号の遅延信号とを乗算した後ビット判
   定を行う復調器において、入力信号に対して遅延器と乗
   算器の組み合せ回路を並列に設け、前記乗算器の各出力
   を加算する加算器を介してビット判定を行うべくビット
   判定回路に入力し、前記組み合せ回路の遅延器の遅延時
   間を前記搬送波の周期の整数倍の値としたことを特徴と
   する差動位相変調通信方式用復調器。
4. （４）遅延器と乗算器の組み合せ回路に対して更に遅延
   器と乗算器からなる別の組み合せ回路を入力信号に対し
   て並列に設け、この別の組み合せ回路の各乗算出力信号
   をそれぞれの符号反転器を介して各組み合せ回路すべて
   に共通な加算器に入力し、前記別の組み合せ回路の遅延
   器の遅延時間を前記搬送波の周期の１／２の整数倍の値
   としたことを特徴とする請求項（３）記載の差動位相変
   調通信方式用復調器。