JPH0637833A - ディジタル信号検出回路 - Google Patents
ディジタル信号検出回路Info
- Publication number
- JPH0637833A JPH0637833A JP18822292A JP18822292A JPH0637833A JP H0637833 A JPH0637833 A JP H0637833A JP 18822292 A JP18822292 A JP 18822292A JP 18822292 A JP18822292 A JP 18822292A JP H0637833 A JPH0637833 A JP H0637833A
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- Japan
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- signal
- circuit
- digital
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- phase modulation
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 ディジタル位相変調信号の受信を簡単な回路
構成により的確に検出するために、 【構成】 入力ディジタル位相変調信号をビット周期の
クロック再生同期信号のビット数倍およびその整数倍の
時間遅延させて相加もしくは相乗した信号レベルを閾値
と比較し、閾値を超えたときに検出結果を出力すること
により、特定の位相遷移パターンを有するクロック再生
同期信号部分を同一位相で繰返し積重ねて検出対象の信
号レベルを増大させ、 【効果】 ディジタル位相変調信号の入来を効率よく確
実に検出し得るようにする。
構成により的確に検出するために、 【構成】 入力ディジタル位相変調信号をビット周期の
クロック再生同期信号のビット数倍およびその整数倍の
時間遅延させて相加もしくは相乗した信号レベルを閾値
と比較し、閾値を超えたときに検出結果を出力すること
により、特定の位相遷移パターンを有するクロック再生
同期信号部分を同一位相で繰返し積重ねて検出対象の信
号レベルを増大させ、 【効果】 ディジタル位相変調信号の入来を効率よく確
実に検出し得るようにする。
Description
【０００１】
【産業上の利用分野】本発明は、時分割多重ディジタル
位相変調通信系の受信機において受信信号の入来を検出
するディジタル信号検出回路に関し、特に、簡単な回路
構成により的確にディジタル位相変調信号の入来を検出
し得るようにしたものである。
位相変調通信系の受信機において受信信号の入来を検出
するディジタル信号検出回路に関し、特に、簡単な回路
構成により的確にディジタル位相変調信号の入来を検出
し得るようにしたものである。
【０００２】
【従来の技術】一般に、時分割多重ディジタル位相変調
通信系の受信機において受信信号の入来の有無を判定す
るには、入来信号の信号レベルによって判定するか、特
定パターンの符号信号の入来の有無によって判定する
か、のいずれかによることになる。
通信系の受信機において受信信号の入来の有無を判定す
るには、入来信号の信号レベルによって判定するか、特
定パターンの符号信号の入来の有無によって判定する
か、のいずれかによることになる。
【０００３】
【発明が解決しようとする課題】しかしながら、例えば
受信機の中間周波増幅段で取出した受信信号の信号レベ
ルによって受信信号の有無を判定する場合には、受信信
号レベルが低いときに周囲温度の変化による検出誤差が
大きく、入来信号の的確な検出が困難という問題があっ
た。また、特定パターンの符号信号の入来を検出する場
合には、時分割多重伝送におけるバーストフレームの符
号判別に必要なクロック再生回路が正確にクロックを再
生するまでには時間がかかり、バーストフレームの前端
部の符号信号の検出に符号誤りが生じ易いという問題が
あった。なお、受信符号信号波形の特定パターンを相関
の有無によって検出すればバーストフレームについても
的確な検出は可能となるが、相関処理に要する回路の構
成が複雑という問題があった。
受信機の中間周波増幅段で取出した受信信号の信号レベ
ルによって受信信号の有無を判定する場合には、受信信
号レベルが低いときに周囲温度の変化による検出誤差が
大きく、入来信号の的確な検出が困難という問題があっ
た。また、特定パターンの符号信号の入来を検出する場
合には、時分割多重伝送におけるバーストフレームの符
号判別に必要なクロック再生回路が正確にクロックを再
生するまでには時間がかかり、バーストフレームの前端
部の符号信号の検出に符号誤りが生じ易いという問題が
あった。なお、受信符号信号波形の特定パターンを相関
の有無によって検出すればバーストフレームについても
的確な検出は可能となるが、相関処理に要する回路の構
成が複雑という問題があった。
【０００４】
【課題を解決するための手段】本発明の目的は、上述し
た従来の課題を解決し、簡単な回路構成により時分割多
重ディジタル位相変調通信におけるバーストフレーム信
号を確実容易に検出し得るディジタル信号検出回路を提
供することにある。
た従来の課題を解決し、簡単な回路構成により時分割多
重ディジタル位相変調通信におけるバーストフレーム信
号を確実容易に検出し得るディジタル信号検出回路を提
供することにある。
【０００５】すなわち、本発明ディジタル信号検出回路
は、バーストフレームの始端近傍にある特定パターンの
符号位相遷移を特定パターンに対応した信号遅延により
同一位相に変換して入来した特定パターンに積重ね、検
出対象の信号レベルを増大させて的確な検出を容易にす
るものであり、
は、バーストフレームの始端近傍にある特定パターンの
符号位相遷移を特定パターンに対応した信号遅延により
同一位相に変換して入来した特定パターンに積重ね、検
出対象の信号レベルを増大させて的確な検出を容易にす
るものであり、
【０００６】時分割多重ディジタル位相変調通信用受信
機において、所定ビット数の所定パターンを呈するクロ
ック再生同期用信号を有するディジタル位相変調信号
を、ビット伝送周期の前記所定ビット数倍に等しい単位
遅延時間および当該単位遅延時間の整数倍の遅延時間ず
つ順次にそれぞれ遅延させる複数個の遅延回路と、前記
ディジタル位相変調信号および前記複数個の遅延回路の
それぞれの遅延出力信号を相互に加算もしくは乗算する
演算回路と、前記演算回路の演算出力信号の信号レベル
を所定の閾値レベルと比較して前記信号レベルが前記所
定の閾値レベルを超えたときに検出出力信号を出力する
レベル比較回路と備え、前記検出出力信号により前記デ
ィジタル位相変調信号が入力したことを検出するように
したことを特徴とするものである。
機において、所定ビット数の所定パターンを呈するクロ
ック再生同期用信号を有するディジタル位相変調信号
を、ビット伝送周期の前記所定ビット数倍に等しい単位
遅延時間および当該単位遅延時間の整数倍の遅延時間ず
つ順次にそれぞれ遅延させる複数個の遅延回路と、前記
ディジタル位相変調信号および前記複数個の遅延回路の
それぞれの遅延出力信号を相互に加算もしくは乗算する
演算回路と、前記演算回路の演算出力信号の信号レベル
を所定の閾値レベルと比較して前記信号レベルが前記所
定の閾値レベルを超えたときに検出出力信号を出力する
レベル比較回路と備え、前記検出出力信号により前記デ
ィジタル位相変調信号が入力したことを検出するように
したことを特徴とするものである。
【０００７】
【作用】したがって、本発明ディジタル信号検出回路に
おいては、時分割多重ディジタル位相変調通信における
バーストフレームの存在の有無を簡単な回路構成により
迅速確実に検出することができる。
おいては、時分割多重ディジタル位相変調通信における
バーストフレームの存在の有無を簡単な回路構成により
迅速確実に検出することができる。
【０００８】
【実施例】以下に図面を参照して実施例につき本発明を
詳細に説明する。まず、本発明ディジタル信号検出回路
の構成例を図１に示す。図示の構成によるディジタル信
号検出回路においては、受信したディジタル信号を第１
の遅延回路１−１および第２の遅延回路１−２に順次に
供給し、受信ディジタル信号におけるビット伝送周期Ｔ
の４倍すなわち４Ｔずつ順次に遅延させるとともに、入
来した受信ディジタル信号、第１の遅延回路１−１から
の４Ｔ遅延信号および第２の遅延回路１−２からの８Ｔ
遅延信号をすべて加算回路２に供給して相互に加算す
る。
詳細に説明する。まず、本発明ディジタル信号検出回路
の構成例を図１に示す。図示の構成によるディジタル信
号検出回路においては、受信したディジタル信号を第１
の遅延回路１−１および第２の遅延回路１−２に順次に
供給し、受信ディジタル信号におけるビット伝送周期Ｔ
の４倍すなわち４Ｔずつ順次に遅延させるとともに、入
来した受信ディジタル信号、第１の遅延回路１−１から
の４Ｔ遅延信号および第２の遅延回路１−２からの８Ｔ
遅延信号をすべて加算回路２に供給して相互に加算す
る。
【０００９】なお、時分割多重ディジタル位相変調信号
波を受信した受信機における中間周波信号の中心周波数
fc が、ビット伝送速度 fb ＝1/T に対し、ｋを正の整
数として fc ＝ｋ・ fb ／４の関係にあるときには、第
１の遅延回路１−１からの４Ｔ遅延信号は、その位相を
反転させ、また、 fc ＝（ｋ＋1/2) fb ／４の関係にあ
るときには、第１の遅延回路１−１からの４Ｔ遅延信号
は、その位相を反転させずに、加算回路２に供給する。
波を受信した受信機における中間周波信号の中心周波数
fc が、ビット伝送速度 fb ＝1/T に対し、ｋを正の整
数として fc ＝ｋ・ fb ／４の関係にあるときには、第
１の遅延回路１−１からの４Ｔ遅延信号は、その位相を
反転させ、また、 fc ＝（ｋ＋1/2) fb ／４の関係にあ
るときには、第１の遅延回路１−１からの４Ｔ遅延信号
は、その位相を反転させずに、加算回路２に供給する。
【００１０】図１に示した回路構成においては、加算回
路２の加算出力信号をレベル比較回路３に供給して別途
供給する基準レベル信号と信号レベルを比較し、加算出
力信号の信号レベルの方が基準レベルより大きいときに
は、所定のディジタル位相変調信号が受信されている、
とする検出出力信号を出力する。
路２の加算出力信号をレベル比較回路３に供給して別途
供給する基準レベル信号と信号レベルを比較し、加算出
力信号の信号レベルの方が基準レベルより大きいときに
は、所定のディジタル位相変調信号が受信されている、
とする検出出力信号を出力する。
【００１１】上述の回路構成により所定のディジタル位
相変調信号の入来を検出し得る動作原理はつぎのとおり
である。
相変調信号の入来を検出し得る動作原理はつぎのとおり
である。
【００１２】一般に、時分割多重（ＴＤＭＡ）ディジタ
ル伝送においては、各チャネルのディジタル信号を各チ
ャネルに割当てられたタイムスロット毎にバーストフレ
ームを構成してバースト状に伝送し、各バーストフレー
ムの前端部には、通例、ディジタル信号の復調に必要な
再生クロックの同期をとるために特定パターンを呈する
プリアンブル信号を配置してある。ディジタル信号とし
て、ビットパルスの位相を情報信号に応じて遷移させる
ディジタル位相変調信号を用い、さらに、ディジタル位
相変調として、順次のビット毎にπ／４すなわち45度ず
つ順次にビットパルスの位相を遷移して組合わせるπ／
４シフト（ＱＰＳＫ）位相変調方式を用いるディジタル
セルラやディジタルコードレス電話などの時分割多重伝
送系においては、プリアンブル信号に付与する特定パタ
ーンとして４ビット毎の「１００１」の繰返しを用いて
いる。
ル伝送においては、各チャネルのディジタル信号を各チ
ャネルに割当てられたタイムスロット毎にバーストフレ
ームを構成してバースト状に伝送し、各バーストフレー
ムの前端部には、通例、ディジタル信号の復調に必要な
再生クロックの同期をとるために特定パターンを呈する
プリアンブル信号を配置してある。ディジタル信号とし
て、ビットパルスの位相を情報信号に応じて遷移させる
ディジタル位相変調信号を用い、さらに、ディジタル位
相変調として、順次のビット毎にπ／４すなわち45度ず
つ順次にビットパルスの位相を遷移して組合わせるπ／
４シフト（ＱＰＳＫ）位相変調方式を用いるディジタル
セルラやディジタルコードレス電話などの時分割多重伝
送系においては、プリアンブル信号に付与する特定パタ
ーンとして４ビット毎の「１００１」の繰返しを用いて
いる。
【００１３】このプリアンブル・ビットパターンの位相
ダイアグラムは図２に示すようになり、ＩＱ直交位相図
におけるＩ軸上から出発するベクトルに対し、最初の
「１０」で−45度すなわち＋315 度の位相遷移を施し、
その位相遷移したベクトルに対し、次の「０１」で＋13
5 度の位相遷移を施し、かかる位相遷移を順次の「１
０」および「０１」の符号変化毎に繰返す。受信機にお
ける中間周波信号の中心周波数を、ビット伝送速度の1/
16だけ、搬送波周波数より高い周波数に選ぶと、見掛け
上の位相ダイアグラムは、図３に示すように、ＩＱ直交
位相図における−45度と＋135 度との２位相の間をビッ
ト伝送周期Ｔの４倍の周期４Ｔで「０１」の符号変化毎
に交互に往復するようになる。例えば、搬送波周波数を
455 kHz とし、ビット伝送速度を16kbpsとしたときに
は、受信機中間周波信号の中心周波数を456kHzに選ぶ。
したがって、受信機中間周波信号の中心周波数がビット
伝送速度の整数倍／４であれば、ビット伝送周期Ｔの４
倍の時間４Ｔだけ遅延したディジタル信号は入力ディジ
タル信号と位相が全く逆のディジタル信号となり、その
遅延ディジタル信号をさらにビット伝送周期Ｔの４倍の
時間４Ｔだけ遅延させたディジタル信号は入力ディジタ
ル信号と全く同一位相のディジタル信号となる。
ダイアグラムは図２に示すようになり、ＩＱ直交位相図
におけるＩ軸上から出発するベクトルに対し、最初の
「１０」で−45度すなわち＋315 度の位相遷移を施し、
その位相遷移したベクトルに対し、次の「０１」で＋13
5 度の位相遷移を施し、かかる位相遷移を順次の「１
０」および「０１」の符号変化毎に繰返す。受信機にお
ける中間周波信号の中心周波数を、ビット伝送速度の1/
16だけ、搬送波周波数より高い周波数に選ぶと、見掛け
上の位相ダイアグラムは、図３に示すように、ＩＱ直交
位相図における−45度と＋135 度との２位相の間をビッ
ト伝送周期Ｔの４倍の周期４Ｔで「０１」の符号変化毎
に交互に往復するようになる。例えば、搬送波周波数を
455 kHz とし、ビット伝送速度を16kbpsとしたときに
は、受信機中間周波信号の中心周波数を456kHzに選ぶ。
したがって、受信機中間周波信号の中心周波数がビット
伝送速度の整数倍／４であれば、ビット伝送周期Ｔの４
倍の時間４Ｔだけ遅延したディジタル信号は入力ディジ
タル信号と位相が全く逆のディジタル信号となり、その
遅延ディジタル信号をさらにビット伝送周期Ｔの４倍の
時間４Ｔだけ遅延させたディジタル信号は入力ディジタ
ル信号と全く同一位相のディジタル信号となる。
【００１４】かかる順次の遅延ディジタル信号を、逆位
相となる遅延ディジタル信号はその位相を反転させたう
えで、相互に加算すれば、入力ディジタル信号に遅延デ
ィジタル信号を同相加算する度毎に順次に約３dB、約4.
8 dB、約６dBと信号レベルが順次に増大するので、入力
ディジタル信号に対する遅延ディジタル信号の同相加算
により、ノイズレベルに対して充分に余裕のある信号レ
ベルのディジタル信号が取出され、容易確実にディジタ
ル信号の入来を検出することが可能となる。
相となる遅延ディジタル信号はその位相を反転させたう
えで、相互に加算すれば、入力ディジタル信号に遅延デ
ィジタル信号を同相加算する度毎に順次に約３dB、約4.
8 dB、約６dBと信号レベルが順次に増大するので、入力
ディジタル信号に対する遅延ディジタル信号の同相加算
により、ノイズレベルに対して充分に余裕のある信号レ
ベルのディジタル信号が取出され、容易確実にディジタ
ル信号の入来を検出することが可能となる。
【００１５】本発明ディジタル信号検出回路において
は、図１に示したように複数個の遅延回路の縦続接続に
入力ディジタル信号を供給して順次に遅延させ、順次の
遅延出力ディジタル信号を入力ディジタル信号に同相で
加算することにより、遅延回路の縦続接続個数が多いほ
どノイズレベルに対して余裕のある信号レベルで入力デ
ィジタル信号の入来を検出することができ、その検出の
精度乃至確度を増大させることができる。遅延回路の接
続個数が最も少ない場合、すなわち、ビット伝送周期Ｔ
の４倍の時間４Ｔだけ遅延させたディジタル信号を入力
ディジタル信号に加算した場合でも検出対象信号レベル
を３dB増大させることができ、また、遅延ディジタル信
号を、入力ディジタル信号に対し、加算する他に、乗算
することによっても、同様に検出対象の信号レベルを増
大させることができる。さらに、前述したようにビット
パルス列の中心周波数をビット伝送速度の整数倍／４に
設定するほかに、信号遅延量を微細に調整して遅延ディ
ジタル信号の入力ディジタル信号に対する位相関係を信
号レベルの増大に適合させれば、上述したと同様にディ
ジタル信号検出の精度乃至確度を向上させることができ
る。
は、図１に示したように複数個の遅延回路の縦続接続に
入力ディジタル信号を供給して順次に遅延させ、順次の
遅延出力ディジタル信号を入力ディジタル信号に同相で
加算することにより、遅延回路の縦続接続個数が多いほ
どノイズレベルに対して余裕のある信号レベルで入力デ
ィジタル信号の入来を検出することができ、その検出の
精度乃至確度を増大させることができる。遅延回路の接
続個数が最も少ない場合、すなわち、ビット伝送周期Ｔ
の４倍の時間４Ｔだけ遅延させたディジタル信号を入力
ディジタル信号に加算した場合でも検出対象信号レベル
を３dB増大させることができ、また、遅延ディジタル信
号を、入力ディジタル信号に対し、加算する他に、乗算
することによっても、同様に検出対象の信号レベルを増
大させることができる。さらに、前述したようにビット
パルス列の中心周波数をビット伝送速度の整数倍／４に
設定するほかに、信号遅延量を微細に調整して遅延ディ
ジタル信号の入力ディジタル信号に対する位相関係を信
号レベルの増大に適合させれば、上述したと同様にディ
ジタル信号検出の精度乃至確度を向上させることができ
る。
【００１６】
【発明の効果】以上の説明から明らかなように、本発明
によれば、検出対象のディジタル信号の信号レベルを、
ノイズレベルに対し、充分に余裕があるように増大させ
得るので、従来に比して格段に低い信号レベルの入力デ
ィジタル信号も的確に検出し得る、という格別顕著な効
果が得られる。
によれば、検出対象のディジタル信号の信号レベルを、
ノイズレベルに対し、充分に余裕があるように増大させ
得るので、従来に比して格段に低い信号レベルの入力デ
ィジタル信号も的確に検出し得る、という格別顕著な効
果が得られる。
【図１】本発明ディジタル信号検出回路の基本構成の例
を示すブロック線図である。
を示すブロック線図である。
【図２】π／４位相シフト（ＱＰＳＫ）ディジタル信号
におけるプリアンブル信号の位相シフトの従来例を示す
線図である。
におけるプリアンブル信号の位相シフトの従来例を示す
線図である。
【図３】本発明検出回路における同じくそのプリアンブ
ル信号の位相シフトの例を示す線図である。
ル信号の位相シフトの例を示す線図である。
１−１，１−２ 遅延回路 ２ 加算回路 ３ レベル比較回路
Claims (1)
- 【請求項１】 時分割多重ディジタル位相変調通信用受
信機において、所定ビット数の所定パターンを呈するク
ロック再生同期用信号を有するディジタル位相変調信号
を、ビット伝送周期の前記所定ビット数倍に等しい単位
遅延時間および当該単位遅延時間の整数倍の遅延時間ず
つ順次にそれぞれ遅延させる複数個の遅延回路と、前記
ディジタル位相変調信号および前記複数個の遅延回路の
それぞれの遅延出力信号を相互に加算もしくは乗算する
演算回路と、前記演算回路の演算出力信号の信号レベル
を所定の閾値レベルと比較して前記信号レベルが前記所
定の閾値レベルを超えたときに検出出力信号を出力する
レベル比較回路と備え、前記検出出力信号により前記デ
ィジタル位相変調信号が入力したことを検出するように
したことを特徴とするディジタル信号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18822292A JPH0637833A (ja) | 1992-07-15 | 1992-07-15 | ディジタル信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18822292A JPH0637833A (ja) | 1992-07-15 | 1992-07-15 | ディジタル信号検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637833A true JPH0637833A (ja) | 1994-02-10 |
Family
ID=16219914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18822292A Withdrawn JPH0637833A (ja) | 1992-07-15 | 1992-07-15 | ディジタル信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637833A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998004075A1 (fr) * | 1996-07-22 | 1998-01-29 | Hitachi, Ltd. | Materiel et systeme de communication |
| USRE39513E1 (en) | 1999-08-04 | 2007-03-13 | Ricoh Company, Ltd. | Demodulation circuit for demodulating wobbling signal |
-
1992
- 1992-07-15 JP JP18822292A patent/JPH0637833A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998004075A1 (fr) * | 1996-07-22 | 1998-01-29 | Hitachi, Ltd. | Materiel et systeme de communication |
| USRE39513E1 (en) | 1999-08-04 | 2007-03-13 | Ricoh Company, Ltd. | Demodulation circuit for demodulating wobbling signal |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |