JPH0468532A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に上層配線と
しての金配線の形成方法に関する。
しての金配線の形成方法に関する。
従来、半導体装置の製造工程における金配線の形成に際
しては、下層のアルミニウム配線との密着用およびバリ
ア用メタルとしての高融点金属膜を、リフトオフプロセ
スで形成した後、フォトリソグラフィー工程を用いた選
択メツキにより、金配線を形成するという方法が用いら
れている。
しては、下層のアルミニウム配線との密着用およびバリ
ア用メタルとしての高融点金属膜を、リフトオフプロセ
スで形成した後、フォトリソグラフィー工程を用いた選
択メツキにより、金配線を形成するという方法が用いら
れている。
また、金メツキとドライエツチング法を用いて金配線を
形成する方法もある。以下、この方法について図面を参
照して説明する。
形成する方法もある。以下、この方法について図面を参
照して説明する。
まず、第３図（ａ）に示すように、シリコン基板１上の
シリコン酸化膜２上にアルミニウム膜からなる下層配線
３を形成したのち、層間絶縁膜としてプラズマＣＶＤ法
により窒化膜６を被着する。次で全面にフォトレジスト
膜７を形成したのち下層配線３上にスルーホール８を等
方性エツチングにより開口する。
シリコン酸化膜２上にアルミニウム膜からなる下層配線
３を形成したのち、層間絶縁膜としてプラズマＣＶＤ法
により窒化膜６を被着する。次で全面にフォトレジスト
膜７を形成したのち下層配線３上にスルーホール８を等
方性エツチングにより開口する。
次に第３図（ｂ）に示すように、フォトレジスト膜７を
除去後、チタン膜１０と白金膜１１を被着する。
除去後、チタン膜１０と白金膜１１を被着する。
次いで第３図（ｃ）に示すように、再びフォトレジスト
膜１２を形成したのちパターニングし、下層配線上に開
口部を形成し、この開口部内に金メツキ層１３を形成す
る。
膜１２を形成したのちパターニングし、下層配線上に開
口部を形成し、この開口部内に金メツキ層１３を形成す
る。
次いで第３図（ｄ）に示すように、フォトレジストＪ１
１２を除去後、金メツキ層１３をマスクにして、チタン
膜１１と白金膜１０をドライエツチング法によりエツチ
ングし、金配線１３Ａの形成を完了する。
１２を除去後、金メツキ層１３をマスクにして、チタン
膜１１と白金膜１０をドライエツチング法によりエツチ
ングし、金配線１３Ａの形成を完了する。
上述した金配線の形成方法のうち、リフトオフプロセス
と金メツキによる方法は、リフトオフ時にヒゲが発生し
ショート不良を起すことがあるため、微細金配線の形成
は困難である。
と金メツキによる方法は、リフトオフ時にヒゲが発生し
ショート不良を起すことがあるため、微細金配線の形成
は困難である。
また、金メツキとドライエツチング法を用いる方法は、
アルミニウム配線と金配線の層間絶縁膜の平坦性が悪い
と、第３図（ｄ）に示したように、段部においてチタン
膜と白金膜の残渣１５が発生する。また、層間絶縁膜の
平坦化は複雑な工程が必要となる。さらに、スルーホー
ルの底部においてチタン膜と白金膜の断線を防止するた
め、等方性エツチングによりなだらかなスルーホールの
開口を行っているので、素子の高集積化か困難となると
いう問題点があった。
アルミニウム配線と金配線の層間絶縁膜の平坦性が悪い
と、第３図（ｄ）に示したように、段部においてチタン
膜と白金膜の残渣１５が発生する。また、層間絶縁膜の
平坦化は複雑な工程が必要となる。さらに、スルーホー
ルの底部においてチタン膜と白金膜の断線を防止するた
め、等方性エツチングによりなだらかなスルーホールの
開口を行っているので、素子の高集積化か困難となると
いう問題点があった。
本発明の半導体装置の製造方法は、半導体基板上に表面
にバリア用高融点金属膜を有するアルミニウムからなる
下層配線を形成する工程と、前記下層配線を含む全面に
層間絶縁膜を形成したのち異方性ドライエツチング法に
よりパターニングし下層配線上にスルーホールを形成す
る工程と、前記層間絶縁膜上にフォトレジスト層を形成
して層間絶縁股上の段差を平坦化したのちパターニング
し、前記スルーホールより大きい開口部を形成して前記
下層配線の表面を露出させる工程と、熱処理により前記
フォトレジスト膜の開口部をなだらかにしたのち、全面
に下層配線と上層配線を接続するための高融点金属膜を
形成する工程とを含んて精成される。
にバリア用高融点金属膜を有するアルミニウムからなる
下層配線を形成する工程と、前記下層配線を含む全面に
層間絶縁膜を形成したのち異方性ドライエツチング法に
よりパターニングし下層配線上にスルーホールを形成す
る工程と、前記層間絶縁膜上にフォトレジスト層を形成
して層間絶縁股上の段差を平坦化したのちパターニング
し、前記スルーホールより大きい開口部を形成して前記
下層配線の表面を露出させる工程と、熱処理により前記
フォトレジスト膜の開口部をなだらかにしたのち、全面
に下層配線と上層配線を接続するための高融点金属膜を
形成する工程とを含んて精成される。
次に本発明について図面を参照して説明する。
第１図（ａ）乃至（ｈ）は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図である
。
するための工程順に示した半導体チップの断面図である
。
まず、第１図（ａ）に示すように、シリコン基板１上に
シリコン酸化膜２と厚さ１μｍのアルミニウム膜と厚さ
１０００人のチタンタングステン膜４を順次被着し、フ
ォトレジスト膜５をパタニングし、マスクを形成する。
シリコン酸化膜２と厚さ１μｍのアルミニウム膜と厚さ
１０００人のチタンタングステン膜４を順次被着し、フ
ォトレジスト膜５をパタニングし、マスクを形成する。
次いで例えばＳＦ（、十Ｃ２Ｃｊ２３Ｆ３カスでチタン
タングステン膜４を、次いで、例えばＢＣρ３ ＋ｃｃ
ρ４十ＣＦ４ガスでアルミニウム膜をドライエツチング
によりエツチングし表面にチタンタングステン膜４を有
する下層配線３を形成する。
タングステン膜４を、次いで、例えばＢＣρ３ ＋ｃｃ
ρ４十ＣＦ４ガスでアルミニウム膜をドライエツチング
によりエツチングし表面にチタンタングステン膜４を有
する下層配線３を形成する。
次に、第１図（ｂ）に示すように、フォトレジスト膜５
を除去した後、プラズマＣＶＤ法により層間絶縁膜とし
て窒化膜６を被着する。次で全面にフォトレジスト膜７
を形成したのちパターニングしてマスクを形成し、次で
例えばＣＨＦ３＋０２カスで窒化Ｍ６を異方性トライエ
ツチング法によりエツチングし、スルーホール８を開口
する。
を除去した後、プラズマＣＶＤ法により層間絶縁膜とし
て窒化膜６を被着する。次で全面にフォトレジスト膜７
を形成したのちパターニングしてマスクを形成し、次で
例えばＣＨＦ３＋０２カスで窒化Ｍ６を異方性トライエ
ツチング法によりエツチングし、スルーホール８を開口
する。
次に第１図（ｃ）に示すように、フォトレジスト膜７を
除去後、再びフォトレジスト膜９を形成したのちパター
ニングし、スルーホール８より大きい開口部８Ａを形成
する。
除去後、再びフォトレジスト膜９を形成したのちパター
ニングし、スルーホール８より大きい開口部８Ａを形成
する。
次に第１図（ｄ）に示すように１５０℃でベークすると
、開口部８Ａと窒化膜６の段部はなたらかになり平坦化
される。
、開口部８Ａと窒化膜６の段部はなたらかになり平坦化
される。
次に第１図（ｅ）に示すように、密着用膜としてのチタ
ン膜１０とバリア用膜としての白金膜１１をそれぞれ１
０００人の厚さに被着する。
ン膜１０とバリア用膜としての白金膜１１をそれぞれ１
０００人の厚さに被着する。
次に、第１図（ｆ）に示すように、従来と同様の操作に
よりフォトレジスト膜１２を形成してパターニングし、
スルーホール８上に開口部を形成する。次でこの開口部
内に金メツキ層１３を形成する。
よりフォトレジスト膜１２を形成してパターニングし、
スルーホール８上に開口部を形成する。次でこの開口部
内に金メツキ層１３を形成する。
次に、第１図（ｇ）に示すように、フォトレジスト膜１
２を除去後、マグネトロン型のりアクティブイオンエツ
チング装置によって白金膜１１とチタン膜１０を、例え
ばＡｒ＋Ｃ２Ｃ１２Ｆ４ガスを用いてエツチングする。
２を除去後、マグネトロン型のりアクティブイオンエツ
チング装置によって白金膜１１とチタン膜１０を、例え
ばＡｒ＋Ｃ２Ｃ１２Ｆ４ガスを用いてエツチングする。
この時、下地は平坦化されているのて、白金膜１１及び
チタン膜１０のエツチング残渣は発生しない。
チタン膜１０のエツチング残渣は発生しない。
次に、第１図（ｈ）に示すように、フォトレジスト膜９
を除去し、金配線１３Ａの形成を完了する。
を除去し、金配線１３Ａの形成を完了する。
従来のりフトオフ法における限界配線ピ・ンチが１５μ
ｍであるのに対し、本第１の実施例における限界配線ピ
ッチは４μｍであった。従来のドライエツチング法に比
較すると、下地の平坦化が不要であるため、配線ピッチ
も５μｍから４μｍへと向上した。
ｍであるのに対し、本第１の実施例における限界配線ピ
ッチは４μｍであった。従来のドライエツチング法に比
較すると、下地の平坦化が不要であるため、配線ピッチ
も５μｍから４μｍへと向上した。
第２図（ａ＞乃至（ｉ）は本発明の第２の実施例を説明
するための工程順に示した半導体チップの断面図である
。
するための工程順に示した半導体チップの断面図である
。
まず第２図（ａ）に示すように、第１の実施例と同様に
シリコン酸化膜２上にチタンタングステン膜４を表面に
有するアルミニウム膜からなる下層配線３を形成し、次
で第２図（ｂ）に示すように、窒化膜６を形成したのち
パターニングされたフォトレジスト膜７をマスクとし、
スルーホール８を異方性ドライエツチングにより形成す
る。
シリコン酸化膜２上にチタンタングステン膜４を表面に
有するアルミニウム膜からなる下層配線３を形成し、次
で第２図（ｂ）に示すように、窒化膜６を形成したのち
パターニングされたフォトレジスト膜７をマスクとし、
スルーホール８を異方性ドライエツチングにより形成す
る。
次に第２図（Ｃ）に示すように、フォトレジスト膜７を
除去後、チタン膜１４を２０００人の厚さに被着する。
除去後、チタン膜１４を２０００人の厚さに被着する。
次に第２図（ｄ）に示すように、再びフォトレジスト膜
９を形成しパターニングしてスルーホール８より大きな
開口部８Ａを形成する。
９を形成しパターニングしてスルーホール８より大きな
開口部８Ａを形成する。
次に第２図（ｅ）に示すように、１５０°Ｃでベークす
ると開口部８Ａと窒化膜６の段部はなだらかになり平坦
化される。
ると開口部８Ａと窒化膜６の段部はなだらかになり平坦
化される。
次に第２図（ｆ）に示すように、逆スパツタによりスル
ーホール内のチタン膜１４の表面を清浄としたのち、ス
パッタ法により密着用膜としてのチタン膜１０とバリア
用膜としての白金膜１１をそれぞれ１０００人の厚さに
被着する。
ーホール内のチタン膜１４の表面を清浄としたのち、ス
パッタ法により密着用膜としてのチタン膜１０とバリア
用膜としての白金膜１１をそれぞれ１０００人の厚さに
被着する。
次に第２図（ｇ）に示すように、フォトレジスト膜１２
を形成したのちパターニングし、スルーホール８上に開
口部を形成する。次にこの開口部内に金メツキ層１３を
形成する。
を形成したのちパターニングし、スルーホール８上に開
口部を形成する。次にこの開口部内に金メツキ層１３を
形成する。
次に第２図（ｈ）に示すように、フォトレジストＩ！１
１２を除去後、マグネトロン型のりアクティブイオンエ
ツチング装置によって白金膜１１とチタンＭ１０を、例
えばＡｒ＋Ｃ２ Ｃ１２ Ｆ４ガスでエツチングする。
１２を除去後、マグネトロン型のりアクティブイオンエ
ツチング装置によって白金膜１１とチタンＭ１０を、例
えばＡｒ＋Ｃ２ Ｃ１２ Ｆ４ガスでエツチングする。
この時、下地は平坦化されているのでエツチング残渣は
発生しない。
発生しない。
次に第２図（ｉ）に示すようにフォトレジスト膜９を除
去後、ウェットエツチング（Ｈ２０２＋ＮＨ４０Ｈ）に
よってチタン膜１４をエツチングし、金配線１３Ａの形
成を完了する。
去後、ウェットエツチング（Ｈ２０２＋ＮＨ４０Ｈ）に
よってチタン膜１４をエツチングし、金配線１３Ａの形
成を完了する。
本第２の実施例では第２図（ｆ＞に示したように、スル
ーホール８内のチタン膜１４の表面を逆スパツタで清浄
にで、きるため、上層の金配線１３Ａと下層配線３との
導電性をより向上させることができるという利点がある
。
ーホール８内のチタン膜１４の表面を逆スパツタで清浄
にで、きるため、上層の金配線１３Ａと下層配線３との
導電性をより向上させることができるという利点がある
。
以上説明した様に本発明は、下層配線上の層間絶縁膜の
平坦性が悪い場合、フォトレジストにより平坦化を行う
ことによって、上層配線と下層配線とを接続するための
金属膜の工・ンチング残渣の発生を防ぐことができ、更
に異方性エツチング法により配線間を接続するためのス
ルーホールを開口できるため、素子の高集積化が可能に
なるという効果がある。
平坦性が悪い場合、フォトレジストにより平坦化を行う
ことによって、上層配線と下層配線とを接続するための
金属膜の工・ンチング残渣の発生を防ぐことができ、更
に異方性エツチング法により配線間を接続するためのス
ルーホールを開口できるため、素子の高集積化が可能に
なるという効果がある。
第１図（ａ）乃至（ｈ）及び第２図（ａ）乃至（ｉ）は
本発明の第１及び第２の実施例を説明するための半導体
チップの断面図、第３図＜ａ）乃至（ｄ）は従来例を説
明するための半導体チップの断面図である。 １・・・シリコン基板、２・・・シリコン酸化膜、３・
・下層配線、４・・・チタンタングステン膜、５，７。 ９、１２・・・フォトレジスト膜、６・・・窒化膜、８
・・・スルーホール、８Ａ・・・開口部、１０．１４・
・・チタン膜、１１・・・白金膜、１３・・・金メツキ
層、１３Ａ・・金配線、１５・・・チタン膜と白金膜の
残渣。
本発明の第１及び第２の実施例を説明するための半導体
チップの断面図、第３図＜ａ）乃至（ｄ）は従来例を説
明するための半導体チップの断面図である。 １・・・シリコン基板、２・・・シリコン酸化膜、３・
・下層配線、４・・・チタンタングステン膜、５，７。 ９、１２・・・フォトレジスト膜、６・・・窒化膜、８
・・・スルーホール、８Ａ・・・開口部、１０．１４・
・・チタン膜、１１・・・白金膜、１３・・・金メツキ
層、１３Ａ・・金配線、１５・・・チタン膜と白金膜の
残渣。
Claims (1)
- 半導体基板上に表面にバリア用高融点金属膜を有する
アルミニウムからなる下層配線を形成する工程と、前記
下層配線を含む全面に層間絶縁膜を形成したのち異方性
ドライエッチング法によりパターニングし下層配線上に
スルーホールを形成する工程と、前記層間絶縁膜上にフ
ォトレジスト層を形成して層間絶縁膜上の段差を平坦化
したのちパターニングし、前記スルーホールより大きい
開口部を形成して前記下層配線の表面を露出させる工程
と、熱処理により前記フォトレジスト膜の開口部をなだ
らかにしたのち、全面に下層配線と上層配線を接続する
ための高融点金属膜を形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18204290A JPH0468532A (ja) | 1990-07-10 | 1990-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18204290A JPH0468532A (ja) | 1990-07-10 | 1990-07-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0468532A true JPH0468532A (ja) | 1992-03-04 |
Family
ID=16111328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18204290A Pending JPH0468532A (ja) | 1990-07-10 | 1990-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0468532A (ja) |
-
1990
- 1990-07-10 JP JP18204290A patent/JPH0468532A/ja active Pending
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