JPH03254142A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
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- JPH03254142A JPH03254142A JP5249390A JP5249390A JPH03254142A JP H03254142 A JPH03254142 A JP H03254142A JP 5249390 A JP5249390 A JP 5249390A JP 5249390 A JP5249390 A JP 5249390A JP H03254142 A JPH03254142 A JP H03254142A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 229910052751 metal Inorganic materials 0.000 claims abstract description 42
- 239000002184 metal Substances 0.000 claims abstract description 42
- 238000000992 sputter etching Methods 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 238000001312 dry etching Methods 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 claims abstract description 3
- 239000011229 interlayer Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 14
- 239000010410 layer Substances 0.000 claims description 7
- 239000011810 insulating material Substances 0.000 abstract description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 12
- 229910052786 argon Inorganic materials 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 208000032368 Device malfunction Diseases 0.000 description 1
- 150000001485 argon Chemical class 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体デバイスの製造方法に関するものであ
り、特に微細な多層金属配線を有する半導体デバイスの
製造方法に関するものである。
り、特に微細な多層金属配線を有する半導体デバイスの
製造方法に関するものである。
従来の技術・
半導体デバイスの微細化の進歩には目を見張るものがあ
り、特に多層金属配線を用いる半導体デバイスが増加し
てきている。中でも最近は３層以上の金属配線技術を用
いたデバイスも相次いで出現している。これらの半導体
デバイスに用いられている全屈配線材料はアルミ系合金
がほとんどであるが、このアルミ系合金の蒸着には主と
してスパッタリング技術が用いられている。第２１￥１
に従来の製造方法によって作られた半導体デバイスの一
例を示し、以下図面に基づき酸１明すると、シリコン基
板１上に絶縁膜２を介して配される１層目の金とは両金
属配線３．４間に介在される層間絶縁１［１１５に形成
されたスルーホーｌＬ／６という微細なコンタクトホー
ルで接続されているが、アルミ系合金をスパッタリング
法で蒸着すると蒸着膜のステップカバレッジ（段差被覆
性）が悪く、前記スルーホーｌｖ６の部分で第２金属配
線４の断線発生の確率が極めて高くなる。そこで、この
現象を防ぐために従来からよく行なわれてきた方法とし
ては、第１に第３図に示すように第１金属配Ｍ３と第２
金属配線４との間の層間絶縁膜５の膜厚を薄く仕上げる
方法、第２に第４図に示すようにスルーホール６をでき
る限り大きく仕上げる方法、第３Ｋｌ第５図に示すよう
にスルーホ−１ｖ６の内部側壁を下すぼま９のテーバ状
に仕上げる方法などが用いられ、第２金属配線４のステ
ップカバレッジを向上させてきた。
り、特に多層金属配線を用いる半導体デバイスが増加し
てきている。中でも最近は３層以上の金属配線技術を用
いたデバイスも相次いで出現している。これらの半導体
デバイスに用いられている全屈配線材料はアルミ系合金
がほとんどであるが、このアルミ系合金の蒸着には主と
してスパッタリング技術が用いられている。第２１￥１
に従来の製造方法によって作られた半導体デバイスの一
例を示し、以下図面に基づき酸１明すると、シリコン基
板１上に絶縁膜２を介して配される１層目の金とは両金
属配線３．４間に介在される層間絶縁１［１１５に形成
されたスルーホーｌＬ／６という微細なコンタクトホー
ルで接続されているが、アルミ系合金をスパッタリング
法で蒸着すると蒸着膜のステップカバレッジ（段差被覆
性）が悪く、前記スルーホーｌｖ６の部分で第２金属配
線４の断線発生の確率が極めて高くなる。そこで、この
現象を防ぐために従来からよく行なわれてきた方法とし
ては、第１に第３図に示すように第１金属配Ｍ３と第２
金属配線４との間の層間絶縁膜５の膜厚を薄く仕上げる
方法、第２に第４図に示すようにスルーホール６をでき
る限り大きく仕上げる方法、第３Ｋｌ第５図に示すよう
にスルーホ−１ｖ６の内部側壁を下すぼま９のテーバ状
に仕上げる方法などが用いられ、第２金属配線４のステ
ップカバレッジを向上させてきた。
発明が解決しようとする課題
しかし上記従来の技術では半導体デバイスの高集積化に
伴う超微細加工において、さ筐ざ筐な不具合いが発生し
てきた。１ず、前記第１の方法では、第１金属ＩＶｉｌ
！３と第２金属配線４との間の層間絶縁１ｉ１！５をあ
筐り薄く仕上げると、第１金属配線３と第２金属配Ｍ４
との層間容量が急激に増大する。最近の半導体デバイス
は、複雑な回路構成となっており、層間容量が増大する
とデバイスの誤動作に直結する。筐た、前記第２の方法
は微細化に対して逆行している。さらに、前記第３の方
法はかなり有効な方法であり、スルーホー１ｖ６６Ｉ！
！壁のテーパ角を大きくすることにより第２金属配線４
のステップカバレッジを十分実用に耐え得るレベル筐で
持って行くことができる。しかし、この方法でもスルー
ホーｌｖ６の径がサブミクロン領域になってくるとスμ
ｍホー／Ｌ／６のコンタクト抵抗が急激に増大する。−
収約に第２金属配＃！４の材料をスパッタリング法で蒸
着する際、スルーホーＡ／６の底部の第１金属配線３０
表面層の自然酸化１１Ｇｌ除去するためのアルゴンスパ
ッタエツチングを実施し、その後、第２金属配線４の材
料を蒸着する手順をとる。ところが、このアルゴンスパ
ッタエツチングでは、スルーホール６内部のテーバ状の
側壁膜のスパッタエツチングも行ない、このときスパッ
タエツチングされた絶縁物である側壁膜の一部がスルー
ホー／Ｉ／６の底部の第１金属配線３の表面に付着する
ことがある。この現象は、スルーホー／Ｉ／６の径が小
さい程、筐たスμｍホーｌｖ６の内部側壁のテーパ角が
大きい程顕著に現われる。従って、この現象によりスル
ーホール６のコンタクト抵抗の増大を招いている。
伴う超微細加工において、さ筐ざ筐な不具合いが発生し
てきた。１ず、前記第１の方法では、第１金属ＩＶｉｌ
！３と第２金属配線４との間の層間絶縁１ｉ１！５をあ
筐り薄く仕上げると、第１金属配線３と第２金属配Ｍ４
との層間容量が急激に増大する。最近の半導体デバイス
は、複雑な回路構成となっており、層間容量が増大する
とデバイスの誤動作に直結する。筐た、前記第２の方法
は微細化に対して逆行している。さらに、前記第３の方
法はかなり有効な方法であり、スルーホー１ｖ６６Ｉ！
！壁のテーパ角を大きくすることにより第２金属配線４
のステップカバレッジを十分実用に耐え得るレベル筐で
持って行くことができる。しかし、この方法でもスルー
ホーｌｖ６の径がサブミクロン領域になってくるとスμ
ｍホー／Ｌ／６のコンタクト抵抗が急激に増大する。−
収約に第２金属配＃！４の材料をスパッタリング法で蒸
着する際、スルーホーＡ／６の底部の第１金属配線３０
表面層の自然酸化１１Ｇｌ除去するためのアルゴンスパ
ッタエツチングを実施し、その後、第２金属配線４の材
料を蒸着する手順をとる。ところが、このアルゴンスパ
ッタエツチングでは、スルーホール６内部のテーバ状の
側壁膜のスパッタエツチングも行ない、このときスパッ
タエツチングされた絶縁物である側壁膜の一部がスルー
ホー／Ｉ／６の底部の第１金属配線３の表面に付着する
ことがある。この現象は、スルーホー／Ｉ／６の径が小
さい程、筐たスμｍホーｌｖ６の内部側壁のテーパ角が
大きい程顕著に現われる。従って、この現象によりスル
ーホール６のコンタクト抵抗の増大を招いている。
本発明はこのような課題を解決するもので、アルゴンス
パッタエツチングを行なってもスルーホール内部側壁か
ら絶縁物が削れ取れないようにして、アルゴンスパッタ
エツチングによるスルーホール底部の第１金属配線上に
対する絶縁物の付着をなくシ、またスルーホーμのコン
タクト抵抗を増大させることなく微細なスルーホールを
形ｆｆｆることかできるようにすることを目的とするも
のである。
パッタエツチングを行なってもスルーホール内部側壁か
ら絶縁物が削れ取れないようにして、アルゴンスパッタ
エツチングによるスルーホール底部の第１金属配線上に
対する絶縁物の付着をなくシ、またスルーホーμのコン
タクト抵抗を増大させることなく微細なスルーホールを
形ｆｆｆることかできるようにすることを目的とするも
のである。
課題を解決するための手段
この課題を解決するために本発明は、下層金属配線上に
層間絶縁膜を堆積した後、この層間絶縁膜にスルーホー
ルを開口する工程と、前記層間絶縁膜の上から金属膜を
蒸着する工程と、ドライエツチングを用いて前記金雇膜
をエッチバックした後、不活性スパッタエツチングを行
なう工程と、その後、上層金属配線を蒸着する工程とか
らなるものである。
層間絶縁膜を堆積した後、この層間絶縁膜にスルーホー
ルを開口する工程と、前記層間絶縁膜の上から金属膜を
蒸着する工程と、ドライエツチングを用いて前記金雇膜
をエッチバックした後、不活性スパッタエツチングを行
なう工程と、その後、上層金属配線を蒸着する工程とか
らなるものである。
作用
この構成により、スルーホー〃の内部側壁膜は金属膜で
保護されることになり、不活性スパッタエツチングを行
なってもスルーホール内部側壁から絶縁物が削れ取れる
ようなことなく、従ってスルーホール底部の下層の金属
配線上に対する絶縁物の付着がなくなる。筐た、スルー
ホールのコンタクト抵抗を増大させることなく、微細で
しかも安定なスルーホー〃の形成をわずかな工程の追加
で可能とし、多層金属配線を用いたデバイスの微細化を
進め、高集積化に寄与することができる。
保護されることになり、不活性スパッタエツチングを行
なってもスルーホール内部側壁から絶縁物が削れ取れる
ようなことなく、従ってスルーホール底部の下層の金属
配線上に対する絶縁物の付着がなくなる。筐た、スルー
ホールのコンタクト抵抗を増大させることなく、微細で
しかも安定なスルーホー〃の形成をわずかな工程の追加
で可能とし、多層金属配線を用いたデバイスの微細化を
進め、高集積化に寄与することができる。
実施例
以下、本発明の一実施例について、図面〔第１図（ａｌ
〜（ｇｌ ）に基づいて説明する。
〜（ｇｌ ）に基づいて説明する。
まず、第１図（ａｌにかいて、シリコン基板１１上の絶
縁膜１２上に第１金属配線１３を形成した後、第１図１
ｂｌに示すように層間絶縁膜１４を堆積する。次に、第
１図（ｃｌに示すように層間絶縁膜１４にドライエツチ
ングを行なって内部側壁が下すぼまりのテーバ状となっ
たスルーホー１ｖ１５を開口し、その後第１図１ｄｌに
示すようにスパッタリング法あるいは抵抗加熱法を用い
て層間絶縁膜１４の上から金属＃１６を蒸着する。次に
第１図１ｅｌに示すようにこの金属膜１６をドライエツ
チングを用いてエッチバックし、スルーホー／Ｌ’１５
の内部側壁部を除く全領域の金属膜１６を除去する。次
に十分に洗浄した後、アルゴンスパッタリングによって
スルーホーＡ／１５の底部の第１金属配［１３の表面部
分の自然酸化膜の除去を行なった後、第１図（ｆｌに示
すように層間絶砿膜１４の上から第２金属配線１７をス
パッタリング蒸着する。前記アルゴンスパッタエツチン
グの際、スルーホー／Ｌ’１５の内部の金属膜１８がス
ルーホーＡ／１５の内部側壁膜をアルゴンイオンアタッ
クから守る働きがある。最後に第１図１ｇｌに示すよう
に第２金属配線１７のパターニングを行なう。
縁膜１２上に第１金属配線１３を形成した後、第１図１
ｂｌに示すように層間絶縁膜１４を堆積する。次に、第
１図（ｃｌに示すように層間絶縁膜１４にドライエツチ
ングを行なって内部側壁が下すぼまりのテーバ状となっ
たスルーホー１ｖ１５を開口し、その後第１図１ｄｌに
示すようにスパッタリング法あるいは抵抗加熱法を用い
て層間絶縁膜１４の上から金属＃１６を蒸着する。次に
第１図１ｅｌに示すようにこの金属膜１６をドライエツ
チングを用いてエッチバックし、スルーホー／Ｌ’１５
の内部側壁部を除く全領域の金属膜１６を除去する。次
に十分に洗浄した後、アルゴンスパッタリングによって
スルーホーＡ／１５の底部の第１金属配［１３の表面部
分の自然酸化膜の除去を行なった後、第１図（ｆｌに示
すように層間絶砿膜１４の上から第２金属配線１７をス
パッタリング蒸着する。前記アルゴンスパッタエツチン
グの際、スルーホー／Ｌ’１５の内部の金属膜１８がス
ルーホーＡ／１５の内部側壁膜をアルゴンイオンアタッ
クから守る働きがある。最後に第１図１ｇｌに示すよう
に第２金属配線１７のパターニングを行なう。
発明の効果
以上のように本発明によれば、不活性スパッタエツチン
グを行なってもスルーホール内部側壁から絶縁物が削れ
取れるようなことなく、従ってスルーホーｌｖ底部の下
層の金属配線上に対する絶縁物の付着がなくなる。また
、スルーホールのコンタクト抵抗を増大させることなく
、微細でしかも安定なスルーホー〃の形成をわずかな工
程の追加で可能とし、多層金属配線を用いたデバイスの
微細化を進め、高集積化に寄与することができる。
グを行なってもスルーホール内部側壁から絶縁物が削れ
取れるようなことなく、従ってスルーホーｌｖ底部の下
層の金属配線上に対する絶縁物の付着がなくなる。また
、スルーホールのコンタクト抵抗を増大させることなく
、微細でしかも安定なスルーホー〃の形成をわずかな工
程の追加で可能とし、多層金属配線を用いたデバイスの
微細化を進め、高集積化に寄与することができる。
第１図（ａｌ〜Ｉｇｌは本発明の一実施例における半導
体デバイスの製造方法を示す工程断面図、第２図〜第５
図はそれぞれ異なった従来技術における半導体デバイス
の断面図である。 １１・・・シリコン基板、１２・・・絶縁膜、１３・・
・第１金属配線、１４・・・層間絶縁膜、１５・・・ス
ルーホール、１６・・・金属膜、１７・・・第２金属配
線、１８・・・金属膜。
体デバイスの製造方法を示す工程断面図、第２図〜第５
図はそれぞれ異なった従来技術における半導体デバイス
の断面図である。 １１・・・シリコン基板、１２・・・絶縁膜、１３・・
・第１金属配線、１４・・・層間絶縁膜、１５・・・ス
ルーホール、１６・・・金属膜、１７・・・第２金属配
線、１８・・・金属膜。
Claims (1)
- １、下層金属配線上に層間絶縁膜を堆積した後、この層
間絶縁膜にスルーホールを開口する工程と、前記層間絶
縁膜の上から金属膜を蒸着する工程と、ドライエッチン
グを用いて前記金属をエッチバックした後、不活性スパ
ッタエッチングを行なう工程と、その後、上層金属配線
を蒸着する工程とからなる半導体デバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249390A JPH03254142A (ja) | 1990-03-02 | 1990-03-02 | 半導体デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249390A JPH03254142A (ja) | 1990-03-02 | 1990-03-02 | 半導体デバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03254142A true JPH03254142A (ja) | 1991-11-13 |
Family
ID=12916237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5249390A Pending JPH03254142A (ja) | 1990-03-02 | 1990-03-02 | 半導体デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03254142A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274279A (ja) * | 2006-03-31 | 2007-10-18 | Hitachi Ltd | 超音波トランスデューサおよびその製造方法 |
-
1990
- 1990-03-02 JP JP5249390A patent/JPH03254142A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274279A (ja) * | 2006-03-31 | 2007-10-18 | Hitachi Ltd | 超音波トランスデューサおよびその製造方法 |
| JP4699259B2 (ja) * | 2006-03-31 | 2011-06-08 | 株式会社日立製作所 | 超音波トランスデューサ |
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