JPH0465723A - 割込処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 割込処理方法の改良に関し、 割込処理の受付および終了に伴う中央処理装置の処理量
を低減することによって割込処理を高速で行うことを目
的とし、 主メモリに対する中央処理装置からのアドレス情報を格
納する第１の記録手段と、割込要因に応じたアドレスへ
のジャンプ命令を格納する第２の記録手段とを設け、入
出力装置の割込信号によりフェッチサイクルで上記アド
レス情報を上記第１の記録手段に格納するとともに、上
記第２の記録手段に格納されているジャンプ命令を上記
中央処理装置にフェッチして割込処理を行ない、割込処
理の終了後は上記第１の記録手段から上記アドレス情報
を読み出して元の状態へ復帰するように構成する。

〔産業上の利用分野〕

本発明は割込処理方法の改良に関する。

（従来の技術〕 情報処理システムでは、中央処理装置（ＣＰＵ）と入出
力装置（Ｉｌｏ）が通常は各々独立に平行して処理を進
めている。そして、Ｉ１０装置側の処理が終了しＣＰＵ
に割込信号が送られる。ＣＰＵでは、この割込信号を受
信するとそれまで進めていた処理を中断し、どのＩ１０
装置がら割込処理が要求されているかを調べ、それまで
進めていた処理のためのデータを主メモリ内に退避させ
た後、はじめて割込処理を開始する。割込処理終了後は
、退避させていたデータを再び読み出して割込前の状態
に復帰し処理を続ける。

〔発明が解決しようとする課題〕

従って実際にＣＰＵが割込処理を行う場合には割込受付
のための処理および割込処理を終了して元の状態へ復帰
するための処理に時間を費やすこととなり、全体として
の割込処理速度の低下をきたすという問題があった。

そこで本発明は、割込処理の受付および終了に伴うＣＰ
Ｕの処理量を低減することによって割込処理の高速化を
図ることを目的とする。

〔課題を解決するための手段］ 上記課題の解決は、主メモリに対する中央処理装置から
のアドレス情報を格納する第１の記録手段と、割込要因
に応じたアドレスへのジャンプ命令を格納する第２の記
録手段とを設け、入出力装置の割込信号によりフェッチ
サイクルで上記アドレス情報を上記第１の記録手段に格
納するとともに、上記第２の記録手段に格納されている
ジャンプ命令を上記中央処理装置にフェッチして割込処
理を行ない、割込処理の終了後は上記第１の記録手段か
ら上記アドレス情報を読み出して元の状態に復帰するこ
とを特徴とする割込処理方法によって達成される。

〔作　用〕

本発明では、Ｉ１０装置から割込信号があった時点で、
ＣＰＵから主メモリに送出されているアドレス情報を第
１の記録手段に格納し、代わって第２の記録手段に格納
されているジャンプ命令をＣＰＵにフェッチさせる。Ｃ
ＰＵではこのジャンプ命令に従って直ちに割込処理を開
始することができ、割込要求前の処理データの退避等の
割込受付のための処理を行う必要がないため割込処理を
開始するまでに要する時間が従来より短くなる。

また、割込処理終了後は上記第１の記録手段に格納され
ていたアドレス情報をＣＰＵが読み出すだけで元の状態
に復帰することができる。

〔実施例〕

第１図は本発明の実施例を示すブロック図であり、１１
はＣＰＵ、１２は主メモリ、１３はフェッチアドレスセ
ーブレジスタ、１４はジャンプ用レジスタテーブル、１
５はＩ１０装置、１６はＯＲゲート、１７はゲート、１
８はアドレスバス、１９はデータバスである。また、第
２図は割込開始時の動作図を示したものである。以下、
第１図および第２図を参照して本発明の実施例について
説明する。

ＣＰ　Ｕｌｌは割込処理がない場合には、通常フェッチ
サイクルでアドレスバス１８をかいして主メモＩＪ１２
ヘアドレス情報を送出し、データバス１９をがいしてデ
ータをフェッチし、続く実行サイクルで演算処理を行っ
ている。また、多数のＩ１０装置１５の各々もＣＰＵＩ
Ｉと平行して独立に処理を進めている。そしてＩ１０装
置１５の一つがその処理を終了したとき、割込信号がジ
ャンプ用レジスタテーブル１４に送出されるとともに、
ＯＲゲー）１６を介してフェッチアドレスセーブレジス
タ１３にも送出される。いずれかのＩ１０装置から割込
信号を受けたフェッチアドレスセーブレジスタ１３では
フェッチサイクルでゲート１７にオフ信号を送ってＣＦ
ｕｌｌと主メモリ１２間のデータの授受を中断させると
ともに、その時点でＣＰ　Ｕｌｌがらアドレスバス１８
に送出されているアドレス情報を取り込む。

また、ジャンプ用レジスタテーブル１４には、各Ｉ１０
装置１５の割込処理プログラムが格納されているアドレ
スへのジャンプ命令が記録されており、割込信号を発生
させたＩ１０装置に対するジャンプ命令を選択しデータ
バス１９を介してＣＰＵＩＩに送出する。そしてＣＰＵ
ＩＩでは上記ジャンプ命令によって指定されたアドレス
ヘジャンプして割込処理が行われる。以上のようにして
ＣＰＵＩＩでは、割込受付のための処理を行うことなく
直ちに割込処理を開始することができる。

割込処理が終了すると、フェッチアドレスセーブレジス
タ１３に格納されているアドレス情報を再びアドレスバ
ス１８をかいして主メモリ１２に送出することによって
割込処理前の状態に復帰させる。

上記処理は、割込終了時の処理ステップを、たとえば ＭＯＶ　　　　　　Ａ、ＡＤ ＪＭＰ　　　　　　Ａ とし、ＣＰＵＩＩ内部のＡレジスタにフェッチアドレス
セーブレジスタ１３の内容（ＡＤ）を移し、次いでＡレ
ジスタの内容にジャンプさせることによって容易に行う
ことができる。

〔発明の効果〕

以上のように本発明によれば、ＣＰＵは割込受付および
割込終了のための処理に時間を費やすことがないため、
割込処理を高速化する上で有益である。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は割
込開始時における各部の動作図、である。 図において、 １１はＣＰＵ。 １２は主メモリ、 １３はフェッチアドレスセーブレジスタ、１４はジャン
プ用レジスタ、 １５はＩ１０装置、 １６はＯＲゲート、 １７はゲート、 １８はアドレスバス、 １９はデータバス、 である。 第１図

Claims (1)

1. 【特許請求の範囲】 主メモリ（１２）に対する中央処理装置（１１）からの
   アドレス情報を格納する第１の記録手段（１３）と、割
   込要因に応じたアドレスへのジャンプ命令を格納する第
   ２の記録手段（１４）とを設け、 入出力装置（１５）の割込信号によりフェッチサイクル
   で上記アドレス情報を上記第１の記録手段（１３）に格
   納するとともに、上記第２の記録手段（１４）に格納さ
   れているジャンプ命令を上記中央処理装置（１１）にフ
   ェッチして割込処理を行ない、割込処理の終了後は上記
   第１の記録手段（１３）から上記アドレス情報を読み出
   して元の状態へ復帰することを特徴とする割込処理方法
   。