JPH0460748A - Processor extension system - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプロセッサ拡張方式に関し、特に演算処理装置
とメインメモリ装置とメモリアクセス制御装置とからな
る情報処理装置における演算処理装置の接続台数を拡張
するプロセッサ拡張方式に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a processor expansion method, and in particular to expanding the number of connected arithmetic processing units in an information processing device consisting of an arithmetic processing unit, a main memory device, and a memory access control device. This paper relates to a processor expansion method.
従来、この種のマルチプロセッサ方式の情報処理装置で
は、例えば第３図に示すように、メモリアクセス制御装
置（以下、ＭＣＵと略記する）３００は、メインメモリ
装置（以下、ＭＭＵと略記する）４００と複数の演算処
理装置（以下、ＥＰＵと略記する）１０〜４０とに接続
され、ＥＰＵ１０〜４０からのメモリアクセス要求（リ
クエスト）を処理する。ＭＣＵ３００は、ＥＰＵＩＯ〜
４０からのリクエストを受は付けるリクエスト受付部３
０１と、リクエスト受付部３０１に接続されメモリアク
セス制御を行うメモリアクセス制御部３０２と、メモリ
アクセス制御部３０２に接続されＥＰＵＩＯ〜４０から
のリクエストに対する必要なリプライ情報を送出するリ
プライ制御部３０３とを含んで構成されている。Conventionally, in this type of multiprocessor type information processing apparatus, for example, as shown in FIG. and a plurality of arithmetic processing units (hereinafter abbreviated as EPUs) 10 to 40, and processes memory access requests from the EPUs 10 to 40. MCU300 is EPUIO~
Request reception unit 3 that receives requests from 40
01, a memory access control unit 302 that is connected to the request reception unit 301 and performs memory access control, and a reply control unit 303 that is connected to the memory access control unit 302 and sends out necessary reply information in response to requests from EPUIO to 40. It is composed of:
ＥＰＵＩ Ｏ〜４０からＭＣＵ３００に対してメモリア
クセス要求（リクエスト）が出されると、ＭＣＵ３００
は、リクエスト受付部３０１でそのリクエストを受は付
ける。受は付けられたリクエストが複数の場合には、リ
クエスト受付部３０１は、１つのリクエストに絞り、メ
モリアクセス制御部３０２に送る。When a memory access request is issued to the MCU 300 from the EPUI O~40, the MCU 300
The request reception unit 301 accepts the request. If there are multiple accepted requests, the request accepting unit 301 narrows it down to one request and sends it to the memory access control unit 302.
メモリアクセス制御部３０２は、リクエスト受付部３０
１から送られてきたリクエストに従ってＭＭＵ４００に
対してメモリアクセスを行い、リクエストに応じて必要
な情報をメモリから読み出し、または書き込み、メモリ
アクセス終了通知と必要な情報とをリプライ制御部３０
３に送る。The memory access control unit 302 is connected to the request reception unit 30
1, performs memory access to the MMU 400 according to the request sent from the MMU 400, reads or writes necessary information from the memory according to the request, and sends a memory access completion notification and the necessary information to the reply control unit 30.
Send to 3.
リプライ制御部３０３は、メモリアクセス制御部３０２
から送られてきたメモリアクセス終了通知と必要な情報
とに基づいてリプライ情報の送出先を判定し、ＥＰＬＩ
Ｉ Ｏ〜４０の対応する装置に対して必要なリプライ情
報を送る。すなわち、Ｅｐｕｉｏ〜４０からのリクエス
トがリードであればＭＭＵ４００からのリードデータを
送り、ライトであればＭＭＵ４００に対する書込みが終
了したことを通知する。The reply control unit 303 is a memory access control unit 302.
The destination of the reply information is determined based on the memory access completion notification and necessary information sent from EPLI.
Sends necessary reply information to the corresponding devices IO-40. That is, if the request from Epuio~40 is a read, read data from the MMU 400 is sent, and if the request is a write, it is notified that writing to the MMU 400 has been completed.
上述した従来のマルチプロセ、す方式の情報処理装置で
は、演算処理装置とメモリアクセス制御装置とが直接接
続されていたので、通常の小規模構成の場合で演算処理
装置を１台しか接続しない場合や最大接続数の演算処理
装置を接続しない場合でも、接続される演算処理装置の
最大数のインタフェースをメモリアクセス制御装置にあ
らかしめ用意しなければならず、未使用のハードウェア
のためにコストアンプになる欠点がある。In the conventional multi-processor type information processing device described above, the arithmetic processing unit and the memory access control device are directly connected, so when only one arithmetic processing unit is connected in a normal small-scale configuration, Even if the maximum number of arithmetic processing units to be connected is not connected, the memory access control unit must be prepared with the maximum number of interfaces for the connected arithmetic processing units, and costs are increased due to unused hardware. There are drawbacks to it.
本発明の目的は、上述の点に鑑み、演算処理装置とメモ
リアクセス制御装置との間に演算処理装置側のインタフ
ェース条件とメモリアクセス制御装置側のインタフェー
ス条件とを同一としたプロセッサ拡張アダプタを用い、
演算処理装置の接続台数に応じてプロセンサ拡張アダプ
タの台数を選択して必要な台数の演算処理装置を接続す
るようにしたプロセッサ拡張方式を捷供することにある
。In view of the above-mentioned points, an object of the present invention is to use a processor expansion adapter between an arithmetic processing unit and a memory access control device in which the interface conditions on the arithmetic processing unit side and the interface conditions on the memory access control device side are the same. ,
To provide a processor expansion method in which the number of processor expansion adapters is selected according to the number of connected arithmetic processing units to connect a necessary number of arithmetic processing units.
本発明のプロセッサ拡張方式は、複数の演算処理装置と
、メインメモリ装置と、演算処理装置とメインメモリ装
置とに接続され演算処理装置がらのメモリアクセス要求
を処理するメモリアクセス制御装置とから構成された情
報処理装置において、演算処理装置側のインタフェース
条件とメモリアクセス制御装置側のインタフェース条件
とを演算処理装置とメモリアクセス制御Ｉ装置との間の
インタフェース条件と同一にしたプロセッサ拡張アダプ
タを介して演算処理装置とメモリアクセス制御装置とを
接続し演算処理装置の接続台数を拡張することを特徴と
する。The processor expansion method of the present invention includes a plurality of arithmetic processing units, a main memory device, and a memory access control device that is connected to the arithmetic processing units and the main memory device and processes memory access requests from the arithmetic processing units. In the information processing device, the processing is performed via a processor expansion adapter in which the interface conditions on the processing device side and the interface conditions on the memory access control device side are the same as the interface conditions between the processing device and the memory access control device. It is characterized by connecting a processing device and a memory access control device to expand the number of connected arithmetic processing devices.
本発明のプロセッサ拡張方式では、プロセッサ拡張アダ
プタは演算処理装置側のインタフェース条件とメモリア
クセス制御装置側のインタフェース条件とを演算処理装
置とメモリアクセス制御装置との間のインタフェース条
件と同一にしであるので、プロセッサ拡張アダプタを介
して演算処理装置とメモリアクセス制御装置とを接続す
ることができ、プロセッサ拡張アダプタの台数を選択す
ることにより演算処理装置の接続台数を適宜拡張するこ
とが可能となる。In the processor expansion method of the present invention, the processor expansion adapter makes the interface conditions on the arithmetic processing unit side and the interface conditions on the memory access control device side the same as the interface conditions between the arithmetic processing unit and the memory access control device. The arithmetic processing unit and the memory access control device can be connected via the processor expansion adapter, and by selecting the number of processor expansion adapters, it is possible to expand the number of connected arithmetic processing units as appropriate.
次に、本発明について図面を参照して詳細に説明する。 Next, the present invention will be explained in detail with reference to the drawings.
第１図は、本発明の一実施例に係るプロセッサ拡張方式
が適用された情報処理装置の構成を示すブロック図であ
る。この情報処理装置は、４台のＥＰＬＩＩｏ、２０．
３０および４ｏと、これら４台（７）ＥＰＵＩｏ、２０
．３０および４ｏを２台ずつ接続する２台のプロセッサ
拡張アダプタ（以下、ＡＤＰと略記する）１００および
２００と、これら２台のＡＤＰｌｏｏおよび２００を接
続する１台（７）ＭＣＵ３００と１．−７７）ＭＣＵ３
００に接続された１台のＭＭＵ４００とから構成されて
いる。FIG. 1 is a block diagram showing the configuration of an information processing apparatus to which a processor expansion method according to an embodiment of the present invention is applied. This information processing device consists of four EPLIIo, 20.
30 and 4o, and these four (7) EPUIo, 20
．． Two processor expansion adapters (hereinafter abbreviated as ADP) 100 and 200 connect two each of 30 and 4o, and one (7) MCU 300 and 1. -77) MCU3
00 and one MMU 400 connected to the MMU 400.
ＡＤＰ１００４！、接続されたＥＰＬＩＩＯおよび２０
からのリクエストを選択するリクエスト選択部１０１と
、ＡＤＰ Ｉ ＯＯを制御するアダプタ制御部１０２と
、リプライ情報を接続されたＥＰＵＩＯおよび２０に振
り分けるリプライ振分部１０３とを含んで構成されてい
る。ADP1004! , connected EPLIIO and 20
It is configured to include a request selection section 101 that selects a request from a server, an adapter control section 102 that controls ADP IOO, and a reply distribution section 103 that distributes reply information to the connected EPUIOs and 20.
ＡＤＰ２００は、接続されたＥＰＵ３０および４０から
のリクエストを選択するリクエスト選択部２０１と、Ａ
ＤＰ ２００を制御するアダプタ制御部２０２と、リプ
ライ情報を接続されたＥＰＵ３０および４０に振り分け
るリプライ振分部２０３とを含んで構成されている。The ADP 200 includes a request selection unit 201 that selects requests from the connected EPUs 30 and 40, and a
It is configured to include an adapter control section 202 that controls the DP 200, and a reply distribution section 203 that distributes reply information to the connected EPUs 30 and 40.
ＭＣＵ３００は、ＥＰＵＩ Ｏ〜４０（ＡＤＰＩｏｏお
よび２００）からのリクエストを受は付けるリクエスト
受付部３０１と、リクエスト受付部３０１に接続されメ
モリアクセス制御を行うメモリアクセス制御部３０２と
、メモリアクセス制御部３０２に接続されＥＰＵＩｏ、
２０．３０および４０ （ＡＤＰｌｏｏおよび２００）
からのリクエストに対する必要なリプライ情報を送出す
るリプライ制御部３０３とを含んで構成されている。The MCU 300 includes a request reception unit 301 that accepts requests from EPUIs O to 40 (ADPIoo and 200), a memory access control unit 302 that is connected to the request reception unit 301 and performs memory access control, and a memory access control unit 302 that receives requests from EPUIs O to 40 (ADPIoo and 200). Connected EPUIo,
20.30 and 40 (ADPloo and 200)
It is configured to include a reply control unit 303 that sends out necessary reply information in response to requests from.
なお、本実施例では、ＭＣＵ３００には、ＥＰＵを２台
分接続するインタフェースがあらかしめ用意されており
、これら２台分のインタフェースにＡＤＰ １００およ
び２００がそれぞれ接続されている。In this embodiment, the MCU 300 is provided with interfaces for connecting two EPUs, and the ADPs 100 and 200 are connected to these two interfaces, respectively.
次に、このように構成された本実施例のプロセッサ拡張
方式の動作について説明する。Next, the operation of the processor expansion system of this embodiment configured as described above will be explained.
ＡＤＰ ｌ ００のリクエスト選択部１０１は、２台の
ＥＰＵＩＯおよびＥＰＵ２０に接続され、ＥＰＵＩＯお
よびＥＰＵ２０からのそれぞれのリクエストを受は付け
て、どちらか一方のリクエストを選択する。このとき、
２台のＥＰＵＩＯおよび２０から同時にリクエストが出
された場合には、リクエスト選択部１０１は、選択され
なかった側のＥＰＵのリクエストを保持する機能も有す
る。The request selection unit 101 of the ADP l 00 is connected to the two EPUIOs and the EPU 20, accepts requests from the EPUIO and the EPU 20, and selects one of the requests. At this time,
When requests are issued from two EPUIOs and 20 at the same time, the request selection unit 101 also has a function of holding the request of the EPU that is not selected.
そして、リクエスト選択部１０１は、選択したリクエス
トをＭＣＵ３００に送る。Then, the request selection unit 101 sends the selected request to the MCU 300.
ＭＣＵ３００は、ＡＤＰ １００から送られてきたリク
エストをリクエスト受付部３０１で受は付け、メモリア
クセス制御部３０２に送る。The MCU 300 accepts the request sent from the ADP 100 at the request reception unit 301 and sends it to the memory access control unit 302 .
メモリアクセス制御部３０２は、リクエスト受付部３０
１から送られてきたリクエストに従ってＭＭＵ ４００
に対してメモリアクセスを行い、リクエストに応して必
要な情報をメモリから読み出し、または書き込み、メモ
リアクセス終了通知と必要な情報とをリプライ制御部３
０３に送る。The memory access control unit 302 is connected to the request reception unit 30
MMU 400 according to the request sent from 1.
, reads or writes necessary information from the memory in response to the request, and sends a memory access completion notification and the necessary information to the reply control unit 3.
Send to 03.
リプライ制御部３０３は、メモリアクセス制御部３０２
から送られてきたメモリアクセス終了通知と必要な情報
とに基づいてＡＤＰ １００に対して必要なリプライ情
報を送出する。The reply control unit 303 is a memory access control unit 302.
Necessary reply information is sent to the ADP 100 based on the memory access completion notification and necessary information sent from the ADP 100.
ＡＤＰ Ｉ ＯＯでは、送られてきたリプライ情報をも
とにアダプタ制御部１０３でＥＰＵＩＯおよび２０のど
ちらのＥＰＵへのリプライ情報であるかを判定する。こ
の判定結果をもとに、リプライ振分部１０３は、ＥＰＵ
ＩＯまたはＥＰＵ２０に必要なリプライ情報を送る。In ADP IOO, based on the sent reply information, the adapter control unit 103 determines which EPU, EPUIO or 20, the reply information is directed to. Based on this determination result, the reply distribution unit 103
Send necessary reply information to IO or EPU 20.
ＡＤＰ ２００側も、ＡＤＰ １００側と同様にして、
ＥＰＣＩ３０およびＥＰＵ４０に接続されていて、ＥＰ
Ｕ３０およびＥＰＵ４０からのそれぞれのリクエストを
処理する。On the ADP 200 side, do the same as the ADP 100 side,
Connected to EPCI30 and EPU40,
Each request from U30 and EPU 40 is processed.
ここで、ＥＰＵＩｏ、２０．３０および４０からＡＤＰ
１００および２００へのリクエスト要求パスＡ１．Ａ
２．Ａ３およびＡ４は、同一のインタフェース条件とな
っていて、さらにこれらとＡＤＰｌｏｏおよび２００か
らＭＣＵ３００へのリクエスト要求パスＣ１およびＣ２
も同一のインタフェース条件で構成されている。また、
ＡＤＰＩｏｏおよび２００からＥＰＵＩｏ、２０．３０
および４０へのリプライ返却パスＢ１．Ｂ２．Ｂ３およ
びＢ４ならびにＭＣＵ３００からＡＤＰｌｏｏおよび２
００へのリプライ返却パスＤ１およびＤ２も同様にして
、同一のインタフェース条件で構成されている。したが
って、ＥＰＵＩｏ、２０゜３０および４０とＭＣＵ３０
０とは直接接続することも、ＡＤＰ １００および２０
０を介して接続することもできる。Here, EPUIo, 20.30 and 40 to ADP
Request request path A1 to 100 and 200. A
2. A3 and A4 have the same interface conditions, and the request paths C1 and C2 from ADPloo and 200 to MCU 300
are configured with the same interface conditions. Also,
ADPIoo and 200 to EPUIo, 20.30
and 40 reply return path B1. B2. ADPloo and 2 from B3 and B4 and MCU300
Similarly, the reply return paths D1 and D2 to 00 are configured with the same interface conditions. Therefore, EPUIo, 20°30 and 40 and MCU30
0 can be connected directly or ADP 100 and 20
It is also possible to connect via 0.
このように構成することにより、第２図（ａ）〜（ｃ）
に示すように、ＥＰＵの接続台数に応じてＡＤＰの台数
を選択することにより、必要な台数のＥＰＣＩをＭＣＵ
に接続することができる。すなわち、本実施例において
は、ＭＣＵ３００にはＥＰＵを２台分接続するインタフ
ェースがあらかしめ用意されているので、２台のＥＰＵ
ＩＯおよび２０のときにはＡＤＰを介さずにＥＰＵＩＯ
および２０をＭＣＵ３００に直接接続する（第２図（ａ
）参照）、また、３台のＥＰＵＩｏ、２０および３０の
ときには１台のＡＤＰ １００を使用して、２台のＥＰ
ＵＩＯおよび２０はＡＤＰ １００を介してＭＣＵ３０
０に接続し、１台のＥＰＵ３０はＭＣＵ３００に直接接
続する（第２図（ｂ）参照）、さらに、４台のＥＰＵＩ
ｏ、２０．３０および４０のときには２台のＡＤＰｌｏ
ｏおよび２００を使用して、２台のＥＰＵＩＯおよび２
０はＡＤＰｌｏｏを介してＭＣＵ３００に接続し、残り
の２台のＥＰＵ３０および４０はＡＤＰ２００を介して
ＭＣＵ３００に接続する（第２図（Ｃ）参照）、このよ
うに、ＭＣＵ３００には２台分のＥＰＵを接続するイン
タフェースしか用意されていなくても、ＡＤＰを使用す
ることにより必要な台数のＥＰＵを接続することができ
る。By configuring in this way, FIGS. 2(a) to (c)
As shown in the figure, by selecting the number of ADPs according to the number of EPUs connected, the required number of EPCIs can be connected to the MCU.
can be connected to. That is, in this embodiment, since the MCU 300 is provided with an interface for connecting two EPUs,
EPUIO without going through ADP when IO and 20
and 20 directly to the MCU 300 (Fig. 2(a)
), and when using 3 EPUIo, 20 and 30, 1 ADP 100 is used and 2 EP
UIO and 20 connect to MCU30 via ADP 100
0, and one EPU 30 is directly connected to the MCU 300 (see Figure 2 (b)).
o, 20.2 ADPlo at 30 and 40
2 EPUIO and 2 using o and 200
0 is connected to the MCU 300 via ADPloo, and the remaining two EPUs 30 and 40 are connected to the MCU 300 via the ADP 200 (see Figure 2 (C)). In this way, the MCU 300 has two EPUs. Even if only an interface is prepared for connecting the EPUs, the required number of EPUs can be connected by using ADP.
以上説明したように本発明は、複数の演算処理装置とメ
インメモリ装置とメモリアクセス制御装置とから構成さ
れた情報処理装置において、演算処理装置とメモリアク
セス制ａｌｌ装置との間に演算処理装置側のインタフェ
ース条件とメモリアクセス制御装置側のインタフェース
条件とを同一としたプロセッサ拡張アダプタを用い、演
算処理装置の接続台数に応してプロセッサ拡張アダプタ
の台数を選択して必要な台数の演算処理装置を接続する
ことにより、必要に応したハードウェア量が選択できる
ことになり、従来のメモリアクセス制御装置にあらかし
め用意されていた無駄なインタフェースのハードウェア
を削減することができ、これによりコストを低減するこ
とができるという効果がある。As explained above, the present invention provides an information processing device including a plurality of arithmetic processing units, a main memory device, and a memory access control device. Use a processor expansion adapter whose interface conditions are the same as those of the memory access control device, and select the number of processor expansion adapters according to the number of connected arithmetic processing units to connect the required number of arithmetic processing units. By connecting, you can select the amount of hardware that suits your needs, and you can reduce unnecessary interface hardware that was prepared in advance in conventional memory access control devices, thereby reducing costs. It has the effect of being able to
第１図は本発明の一実施例に係るプロセンサ拡張方式が
適用された情報処理装置の構成を示すブロック図、
第２図（ａ）〜（ｃ）は本実施例のプロセンサ拡張方式
による演算処理装置のメモリアクセス制ａ装置への接Ｍ
Ｌｉ様をそれぞれ示す圀、第３図は従来の情報処理装置
の一例を示すブロック図である。
図において、
１０ ２０．３０．４０
・・・演算処理装置（Ｅ Ｐ Ｕ）、
１００．２００
・・・プロセッサ拡張アダプタ（ＡＤＰ）、１０１．２
０トリク工スト選択部、
１０２．２０２・アダプタ制御部、
１０３．２０３・リプライ振分部、
３００・メモリアクセスＩＩＩＪＩＩ装置 （ＭＣＵ）
、３０トリク工スト受付部、
３０２・メモリアクセス制御部、
３０３・リプライＭ御部、
４００・メインメモリ装置（ＭＭＵ）である。
特許出願人 日 本 電 気 株 式 会 社日本電気
エンジニアリング株式会社FIG. 1 is a block diagram showing the configuration of an information processing device to which a prosensor expansion method according to an embodiment of the present invention is applied, and FIGS. 2(a) to (c) show arithmetic processing using the prosensor expansion method of this embodiment. Device memory access control a Connection to the device
FIG. 3 is a block diagram showing an example of a conventional information processing device. In the figure, 10 20.30.40...Arithmetic processing unit (EPU), 100.200...Processor expansion adapter (ADP), 101.2
0 trick selection unit, 102.202・Adapter control unit, 103.203・Reply distribution unit, 300・Memory access IIIJII device (MCU)
, 30 trick reception unit, 302 memory access control unit, 303 reply M control unit, 400 main memory unit (MMU). Patent applicant Nippon Electric Engineering Co., Ltd.
Claims (1)
装置とメインメモリ装置とに接続され演算処理装置から
のメモリアクセス要求を処理するメモリアクセス制御装
置とから構成された情報処理装置において、 演算処理装置側のインタフェース条件とメモリアクセス
制御装置側のインタフェース条件とを演算処理装置とメ
モリアクセス制御装置との間のインタフェース条件と同
一にしたプロセッサ拡張アダプタを介して演算処理装置
とメモリアクセス制御装置とを接続し演算処理装置の接
続台数を拡張することを特徴とするプロセッサ拡張方式
。[Scope of Claims] Information comprising a plurality of arithmetic processing units, a main memory device, and a memory access control device that is connected to the arithmetic processing units and the main memory device and processes memory access requests from the arithmetic processing units. In the processing device, the interface conditions on the processing device side and the interface conditions on the memory access control device side are the same as the interface conditions between the processing device and the memory access control device. A processor expansion method characterized by connecting a memory access control device to expand the number of connected arithmetic processing devices.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17084590A JPH0460748A (en) | 1990-06-28 | 1990-06-28 | Processor extension system |
| FR9108103A FR2664071B1 (en) | 1990-06-28 | 1991-06-28 | INFORMATION PROCESSOR WITH INTERFACE EXTENSION ADAPTER. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17084590A JPH0460748A (en) | 1990-06-28 | 1990-06-28 | Processor extension system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0460748A true JPH0460748A (en) | 1992-02-26 |
Family
ID=15912395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17084590A Pending JPH0460748A (en) | 1990-06-28 | 1990-06-28 | Processor extension system |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0460748A (en) |
| FR (1) | FR2664071B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736782A (en) * | 1993-07-20 | 1995-02-07 | Nec Corp | Storage hierarchy expansion system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6226566A (en) * | 1985-07-26 | 1987-02-04 | Fanuc Ltd | Data exchange method |
| JPS6273831A (en) * | 1985-09-27 | 1987-04-04 | Toshiba Corp | Local area network system |
| JPS6415853A (en) * | 1987-07-09 | 1989-01-19 | Fujitsu Ltd | Memory access processing system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE887134A (en) * | 1979-12-14 | 1981-05-14 | Gte Automatic Electric Lab Inc | INTERRUPTION EXPANSION CIRCUIT |
| JPS5748150A (en) * | 1980-09-03 | 1982-03-19 | Fujitsu Ltd | Common memory control system |
-
1990
- 1990-06-28 JP JP17084590A patent/JPH0460748A/en active Pending
-
1991
- 1991-06-28 FR FR9108103A patent/FR2664071B1/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6226566A (en) * | 1985-07-26 | 1987-02-04 | Fanuc Ltd | Data exchange method |
| JPS6273831A (en) * | 1985-09-27 | 1987-04-04 | Toshiba Corp | Local area network system |
| JPS6415853A (en) * | 1987-07-09 | 1989-01-19 | Fujitsu Ltd | Memory access processing system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736782A (en) * | 1993-07-20 | 1995-02-07 | Nec Corp | Storage hierarchy expansion system |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2664071B1 (en) | 1997-01-31 |
| FR2664071A1 (en) | 1992-01-03 |
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