JPH01140253A - Bank memory switching control system - Google Patents
Bank memory switching control systemInfo
- Publication number
- JPH01140253A JPH01140253A JP29823687A JP29823687A JPH01140253A JP H01140253 A JPH01140253 A JP H01140253A JP 29823687 A JP29823687 A JP 29823687A JP 29823687 A JP29823687 A JP 29823687A JP H01140253 A JPH01140253 A JP H01140253A
- Authority
- JP
- Japan
- Prior art keywords
- address
- bank
- switching
- program
- memories
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 claims description 5
- 230000010365 information processing Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- FGRBYDKOBBBPOI-UHFFFAOYSA-N 10,10-dioxo-2-[4-(N-phenylanilino)phenyl]thioxanthen-9-one Chemical compound O=C1c2ccccc2S(=O)(=O)c2ccc(cc12)-c1ccc(cc1)N(c1ccccc1)c1ccccc1 FGRBYDKOBBBPOI-UHFFFAOYSA-N 0.000 description 1
- 101150022075 ADR1 gene Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000013024 troubleshooting Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はバンクメモリ切換え制御方式に関し、特にバン
クメモリ切換する情報処理装置におけるバンクメモリの
切換え制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a bank memory switching control system, and more particularly to a bank memory switching control system in an information processing apparatus that switches bank memories.
(従来の技術)
従来、この釉のバンクメモリ切換え制御方式は第2図に
示すように構成されている。第2図において、第1〜第
3のバンクメモリ3〜5とマイクロプロセサ1とがシス
テムバス2により相互接続されており、システムバス2
にバンクレジスタ10が接続されている。バンクメモリ
/1(l第1〜第3のバンクメモリ3〜5のひとつを択
一的にイネーブル化するためのメモリイネーブル信号t
−信号線6〜8上に生成する。(Prior Art) Conventionally, this glaze bank memory switching control system has been configured as shown in FIG. In FIG. 2, first to third bank memories 3 to 5 and a microprocessor 1 are interconnected by a system bus 2.
A bank register 10 is connected to. Bank memory/1 (l Memory enable signal t for selectively enabling one of the first to third bank memories 3 to 5
- Generate on signal lines 6-8.
それぞれ第1〜第3のバンクメモリ3〜5に対応して予
め定められたデータをバンクレジスタ10に書込み、信
号線6〜8上のメモリイネーブル信号のうち°のひとつ
をアクティブにすることにより、第1〜第3のバンクメ
モリ3〜5は切換えられる。By writing predetermined data in the bank register 10 corresponding to the first to third bank memories 3 to 5, respectively, and activating one of the memory enable signals on the signal lines 6 to 8, The first to third bank memories 3 to 5 are switched.
(発明が解決しようとする問題点)
上述し念従来のバンクメモリ切換え制御万式は、プログ
ラムによってバンクレジスタに切換え用のデータを書込
む処理が必要であるので。(Problems to be Solved by the Invention) As mentioned above, the conventional bank memory switching control system requires processing to write data for switching to the bank register by a program.
高速のバンク切換えが頻繁に要求される情報処理システ
ムには適当ではないと云う欠点がある。It has the disadvantage that it is not suitable for information processing systems that frequently require high-speed bank switching.
本発明の目的は、バンクメモリに対応して。The object of the invention is to correspond to bank memories.
そのバンクメモリへの切換えの契機となる特定アドレス
をプログラムの走行開始直後にバンク切換えアドレステ
ーブルとして設定しておき。A specific address that triggers switching to the bank memory is set as a bank switching address table immediately after the program starts running.
プログラムの走行中にアドレスバスを監視し。Monitor the address bus while the program is running.
バンク切換えアドレスを検出した際に自動的に対応する
バンクメモリをイネーブルにすることにより上記欠点全
除去し、高速のバンク切換えが支障な〈実施できるよう
に構成したバンクメモリ切換え制御方式を提供すること
にある。To provide a bank memory switching control method configured to eliminate all of the above drawbacks by automatically enabling the corresponding bank memory when a bank switching address is detected, and to enable high-speed bank switching without any hindrance. It is in.
(問題点全解決するための手段)
本発明によるバンクメモリ切換え制御方式は複数のバン
クメモリと、マイクロプロセサと全備えた情報処理装置
におけるものであって、さらにアドレスデコード/アド
レスラッチ回路を具備して構成したものである。(Means for Solving All Problems) The bank memory switching control method according to the present invention is for an information processing device that is fully equipped with a plurality of bank memories and a microprocessor, and further includes an address decode/address latch circuit. It is composed of
アドレスデコード/アドレスラッチ回路は。Address decode/address latch circuit.
複数のバンクメモリに対応してバンクメモリへの切換え
の契機となる特定アドレスをプログラム走行開始の直後
にバンク切換えアドレステーブルとして設定しておき、
プログラムの走行中にアドレスバスを監視し、バンク切
換えアドレスを検出した際に自動的に対応するバンクメ
モリをイネーブルする九めのものである。Corresponding to multiple bank memories, a specific address that triggers switching to a bank memory is set as a bank switching address table immediately after the program starts running.
This is the ninth system that monitors the address bus while the program is running and automatically enables the corresponding bank memory when a bank switching address is detected.
(実施例) 次に1本発明について図面を参照して説明する。(Example) Next, one embodiment of the present invention will be explained with reference to the drawings.
第1図は、本発明によるバンクメモリ切換工制御万式の
一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the bank memory switching control system according to the present invention.
第1図において、1はマイクロプロセサ、2はシステム
バス、3〜5はそれぞれ第1〜第3のバンクメモリ、9
はアドレスラッチ/アドレスデコード回路である。第1
図において、第2図と同じ要素には同じ番号が付けであ
る。In FIG. 1, 1 is a microprocessor, 2 is a system bus, 3 to 5 are first to third bank memories, and 9 is a system bus.
is an address latch/address decode circuit. 1st
In the figure, elements that are the same as in FIG. 2 are numbered the same.
第1図において%第1〜第3のバンクメモリ3〜5とマ
イクロプロセサ1とがシステムバス2により相互に接続
されており、システムバス2にバンク切換え用のアドレ
スラッチ/アドレスデコード回路9が接続されている。In FIG. 1, the first to third bank memories 3 to 5 and the microprocessor 1 are interconnected by a system bus 2, and an address latch/address decode circuit 9 for bank switching is connected to the system bus 2. has been done.
アドレスチッチ/アドレスデコード回路9は。Address check/address decode circuit 9.
プログラムの走行開始の直後にプロセサから設定される
バンク切換えの契機となるアドレスをバンク切換えアド
レステーブルとして内部に保持し、それに対応した第1
〜第3のバンクメモリ3〜5のひとつ全択一的にイネー
ブル化するためのメモリイネーブル信号を信号線6〜8
上に生成するためのものである。アドレスラッチ/アド
レスデコード回路9は、バンク切換えアドレステーブル
の設定された後には、常時、アドレスバスのアドレス信
号を監視しており、当該アドレス信号が予め設定された
特定のアドレスを検出すると、この特定アドレスに対応
して信号線6〜8上のイネーブル信号のひとつをイネー
ブルとして、以後、他の特定アドレスが到来するまで、
これを保持する機能を有するものとする。The address that triggers bank switching, which is set by the processor immediately after the program starts running, is held internally as a bank switching address table, and the corresponding first
~ A memory enable signal for selectively enabling one of the third bank memories 3 to 5 is sent to the signal lines 6 to 8.
It is for generating on. After the bank switching address table is set, the address latch/address decode circuit 9 constantly monitors the address signal on the address bus, and when the address signal detects a specific preset address, the address latch/address decode circuit 9 One of the enable signals on signal lines 6 to 8 corresponding to the address is enabled, and from then on, until another specific address arrives,
It shall have a function to maintain this.
この特定アドレスは第1〜第3のバンクメモIJ 3〜
5にそれぞれ対応して予め設定されるもので、第1のバ
ンクメモリ3に対応するアドレス25EADRO,第2
のバンクメモリ4に対応するアドレスがADRl、$3
のバンクメモリ5に対応するアドレスが人DR2と定め
るものとする。この場合、実際のバンクの切換えは次の
ようにして行われる。プログラムの走行中に例えば、A
DROのインストラクションのフェッチをするか、AD
ROにリード/ライトアクセスを実施すると、アドレ;
(ラッチ/アドレスデコード回路9が第1のバンクメモ
リ3に対応Tるイネーブル信号?信号線6上に生成し、
その後、プログラムがADR1やADR2t−通らない
限り、信号線6上のイネーブル信号を保持する。よって
、その間、第1のバンクメモリ3へのアクセスが可能と
なる。This specific address is the first to third bank memo IJ3 to
Address 25EADRO corresponding to the first bank memory 3, address 25EADRO corresponding to the second bank memory 3,
The address corresponding to bank memory 4 is ADRl, $3
It is assumed that the address corresponding to the bank memory 5 is determined to be the person DR2. In this case, actual bank switching is performed as follows. For example, while the program is running,
Fetch DRO instructions or AD
When you perform read/write access to RO, the address;
(The latch/address decode circuit 9 generates an enable signal T corresponding to the first bank memory 3 on the signal line 6,
Thereafter, the enable signal on the signal line 6 is held as long as the program does not pass through ADR1 or ADR2t-. Therefore, during that time, access to the first bank memory 3 becomes possible.
以下、ADRIとADR,2とについても同様で、第2
のバンクメモリ4や第3のバンクメモリ5へモ同様にア
クセスすることが可能となる。Hereinafter, the same applies to ADRI and ADR,2.
The third bank memory 4 and the third bank memory 5 can be accessed in the same manner.
従って、プログラム作成時にバンク切換えが必要となる
プログラム上のアドレス、あるいはバンクメそり上のア
ドレスを求め、それに応じてプログラムの走行開始の直
後、そのアドレスをアドレスラッチ/アドレスデコード
回路9にバンク切換えアドレスとして設定することによ
り、所望の時点でバンクの切換えが可能となる。Therefore, when creating a program, the address on the program that requires bank switching or the address on the bank grid is determined, and immediately after the program starts running, that address is sent to the address latch/address decode circuit 9 as the bank switching address. By setting, banks can be switched at a desired time.
(発明の効果)
以上説明したように本発明は、バンクメモリに対応して
、そのバンクメモリへの切換えの契機となる特電アドレ
スをプログラムの走行開始直後に、バンク切換えアドレ
ステーブルとして設定しておき、プログラムの走行中に
アドレスバスを監視し、バンク切換えアドレスを検出し
た際に自動的に対厄するバンクメモリをイネーブルにす
ることにより、高速がバンク切換えが可能になると云う
効果がある。(Effects of the Invention) As explained above, in the present invention, the special electric address that is the trigger for switching to the bank memory is set as a bank switching address table immediately after the program starts running, corresponding to the bank memory. By monitoring the address bus while the program is running and automatically enabling the troubleshooting bank memory when a bank switching address is detected, there is the effect that high-speed bank switching is possible.
第1図は、本発明によるバンク切換え制御方式の一冥施
例金示すブロック図である。
第2図は、従来技術によるバンク切換え制御方式の一例
を示すブロック図である。
1・・・マイクロプロセサ
2・・・システムノくス
3〜5・・・バンクメモリ
9・・・アドレスラッチ/アドレスデコード回路10・
・・バンクレジスタ
6〜8・・・信号線
特許出願人 日本電気株式会社
代理人弁理士 井 ノ ロ 壽FIG. 1 is a block diagram showing an example of a bank switching control method according to the present invention. FIG. 2 is a block diagram showing an example of a bank switching control method according to the prior art. 1...Microprocessor 2...System nodes 3-5...Bank memory 9...Address latch/address decode circuit 10.
...Bank registers 6 to 8...Signal line patent applicant Hisashi Inoro, patent attorney representing NEC Corporation
Claims (1)
報処理装置におけるバンクメモリ切換え制御方式であつ
て、前記複数のバンクメモリに対応して前記バンクメモ
リへの切換えの契機となる特定アドレスをプログラム走
行開始の直後にバンク切換えアドレステーブルとして設
定しておき、プログラムの走行中にアドレスバスを監視
し、バンク切換えアドレスを検出した際に自動的に対応
するバンクメモリをイネーブルするためのアドレスデコ
ード/アドレスラッチ回路を具備して構成したことを特
徴とするバンクメモリ切換え制御方式。A bank memory switching control method in an information processing device including a plurality of bank memories and a microprocessor, wherein a program starts running a specific address that is a trigger for switching to the bank memory corresponding to the plurality of bank memories. The address decode/address latch circuit is set as a bank switching address table immediately after the , monitors the address bus while the program is running, and automatically enables the corresponding bank memory when a bank switching address is detected. A bank memory switching control system comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29823687A JPH01140253A (en) | 1987-11-26 | 1987-11-26 | Bank memory switching control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29823687A JPH01140253A (en) | 1987-11-26 | 1987-11-26 | Bank memory switching control system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01140253A true JPH01140253A (en) | 1989-06-01 |
Family
ID=17856996
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29823687A Pending JPH01140253A (en) | 1987-11-26 | 1987-11-26 | Bank memory switching control system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01140253A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03296840A (en) * | 1990-04-16 | 1991-12-27 | Sharp Corp | Memory |
JPH06124233A (en) * | 1992-10-13 | 1994-05-06 | Oki Electric Ind Co Ltd | Memory extending method |
US5796940A (en) * | 1993-03-10 | 1998-08-18 | Sega Enterprises, Ltd. | Method for executing software program and circuit for implementing the method |
-
1987
- 1987-11-26 JP JP29823687A patent/JPH01140253A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03296840A (en) * | 1990-04-16 | 1991-12-27 | Sharp Corp | Memory |
JPH06124233A (en) * | 1992-10-13 | 1994-05-06 | Oki Electric Ind Co Ltd | Memory extending method |
US5796940A (en) * | 1993-03-10 | 1998-08-18 | Sega Enterprises, Ltd. | Method for executing software program and circuit for implementing the method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH01140253A (en) | Bank memory switching control system | |
JPH03204753A (en) | Dma controller | |
JPS5642860A (en) | Interruption control system for information processor | |
JPH01195552A (en) | Memory access control system | |
JPS6022250A (en) | Computer equipment | |
JPH01136258A (en) | Memory control system for information processor | |
WO1989002100A1 (en) | Signal trace control system for pmc | |
JPS6055459A (en) | Control method of block data transfer and storage | |
KR920009444B1 (en) | Memory system with two bus structure | |
JPS6135581B2 (en) | ||
JPS6336346A (en) | Bank switching circuit | |
JPH07319777A (en) | Memory controller | |
JPS61165172A (en) | Memory access controlling system | |
JPS62293452A (en) | Memory ic diagnosing circuit | |
JPH0711795B2 (en) | I / O device duplication method | |
JPH04128961A (en) | Multi-processor control system | |
JPS62217482A (en) | Memory control system | |
JPH0370816B2 (en) | ||
JPS629459A (en) | Common memory copy system | |
JPH02270047A (en) | Memory bank control system for microprocessor | |
JPS6134662A (en) | Microcomputer application apparatus | |
JPH02144643A (en) | Memory switching system | |
JPH0194455A (en) | System for accessing storage device | |
JPS6220057A (en) | Io panel control circuit | |
JPH03113649A (en) | Write data transfer device |