KR920009444B1 - Memory system with two bus structure - Google Patents

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KR920009444B1 KR1019900019439A KR900019439A KR920009444B1 KR 920009444 B1 KR920009444 B1 KR 920009444B1 KR 1019900019439 A KR1019900019439 A KR 1019900019439A KR 900019439 A KR900019439 A KR 900019439A KR 920009444 B1 KR920009444 B1 KR 920009444B1
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정몽헌
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Abstract

The system is for improving the speed of writing/reading data into/ from memory by inputting control signal throuh a bus pre- selected from two buses. The system includes a bus requesting circuit (7) for enabling the 1st or 2nd control interface (5 or 6) according to a bus selecting signal, the 1st control interface (5) for enabling the 1st data interface (3) to decode the address signal from the 1st bus (12) by an address decoder (10), and a bus control switch (8) for being connected to the 1st (5) or 2nd (6) control interface.

Description

2개의 버스 구조를 갖는 메모리 서브시스템Memory subsystem with two bus structures

제1도는 본 발명에 따른 2개의 버스 구조를 갖는 메모리 서브시스템의 블럭도.1 is a block diagram of a memory subsystem having two bus structures in accordance with the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

1 및 2 : 제1 및 제2어드레스 인터 페이스1 and 2: 1st and 2nd address interface

3 및 4 : 제1 및 제2데이타 인터 페이스3 and 4: 1st and 2nd data interface

5 및 6 : 제1 및 제2콘트롤 인터 페이스 7 : 버스 리퀘스터5 and 6: 1st and 2nd control interface 7: Bus requester

8 : 버스 콘트롤 스윗칭부 9 : 다이나믹 메모리 콘트롤부8: Bus Control Switching Unit 9: Dynamic Memory Control Unit

10 : 어드레스 디코더 11 : 메모리 어레이10: address decoder 11: memory array

본 발명은 메모리 서브시스템(memory subsystem)에 관한 것으로, 특히 2개의 버스 구조를 갖는 메모리서브시스템에 관한 것이다.The present invention relates to a memory subsystem, and more particularly to a memory subsystem having two bus structures.

종래의 메모리 서브시스템은 하나의 버스상에서, 버스 마스터(Bus master)가 버스를 사용코자 할 경우에는 버스중재(Aribitration) 혹은 인터럽트(Irterrupt) 처리방식에 의해 버스의 사용권을 획득한 이후에 사용할 수밖에 없으므로 여러개의 버스 마스터를 구비한 시스템에서는 메모리에 데이타를 서입 또는 판독하는 처리속도가 저하되었다.Conventional memory subsystems can only be used on one bus, when the bus master wants to use the bus after the bus has been licensed by bus arbitration or interrupt handling. In systems with multiple bus masters, the processing speed of writing or reading data to and from memory is reduced.

따라서 본발명은 버스를 2개 사용하고, 버스마스타가 버스를 사용코자 할 경우에 어느 버스를 사용할 것인가를 결정한 후 그 버스를 통해 콘트롤 신호가 입력되어 메모리를 판독 또는 서입할 수 있는 2개의 버스구조를 갖는 메모리 서브시스템을 제공하는데 그 목적이 있다.Therefore, the present invention uses two buses, and when the bus master wants to use the bus, the bus bus structure is used to determine which bus to use, and then control signals are inputted through the bus to read or write the memory. The purpose is to provide a memory subsystem having a.

본 발명의 2개의 버스 구조를 갖는 메모리 서브시스템은 제1어드레스 인터페이스, 제1데이타 인터페이스(3), 제1콘트롤 인터페이스(5) 및 버스 리퀘스터(7) 각각은 제1버스(12)에 각기 병렬접속되고, 제2버스(13)에는 제2어드레스 인터페이스(2), 제2데이타 인터페이스(4) 및 제2콘트롤 인터페이스(6)가 각기 병렬 접속되고, 상기 제1 및 제2어드레스 인터페이스(1및2)는 어드레스 디코더(10)를 경유해 다이나믹메모리 콘트롤부(9)에 접속되는 동시에 상기 버스 리퀘스터(7)에 접속되고, 상기 제1 및 제2데이타인터페이스(3및4)는 서로 접속된 채로 상기 버스리퀘스터(7)에 접속되는 동시에 메모리 어레이(11)에 접속되고, 상기 제1 및 제2콘트롤 인터페이스(5및6) 각각은 버스콘트롤 스윗칭부(8)를 경유해, 상기 다이나믹 메모리 콘트롤부(9)에 접속되고, 상기 버스리퀘스터(7)는 상기 버스콘트롤 스윗칭부(8), 상기 제1 및 제2콘트롤인터페이스(5및6)에 접속구성되며, 상기 제1 및 제2콘트롤 인터페이스(5및6) 각각은 상기 제1 및 제2데이타 인터페이스(3및4) 각각에 접속 구성되는 것을 특징으로 한다.In the memory subsystem having the two bus structures of the present invention, each of the first address interface, the first data interface 3, the first control interface 5, and the bus requester 7 is provided on the first bus 12, respectively. The second bus interface 2, the second data interface 4 and the second control interface 6 are connected in parallel to the second bus 13, respectively, and the first and second address interfaces 1 are connected in parallel. And 2) are connected to the dynamic memory control unit 9 via an address decoder 10 and to the bus requester 7, and the first and second data interfaces 3 and 4 are connected to each other. Connected to the bus requester 7 while being connected to the memory array 11, and each of the first and second control interfaces 5 and 6 is connected via a bus control switch 8 to the dynamics. Connected to a memory controller 9, and the bus requester ( 7) is connected to the bus control switching unit 8, the first and second control interfaces (5 and 6), each of the first and second control interfaces (5 and 6) are the first and the second It is characterized by being connected to each of the 2 data interfaces 3 and 4, respectively.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도면은 본 발명에 따른 2개의 버스 구조를 갖는 메모리 서브시스템의 블럭도로서, 제1버스(12)에는 제1어드레스 인터페이스(1), 제1데이타 인터페이스(3), 제1콘트롤인터페이스(5) 및 버스 리퀘스터(7)가 각기 병렬 접속된다.2 is a block diagram of a memory subsystem having two bus structures according to the present invention, in which a first bus 12 includes a first address interface 1, a first data interface 3, and a first control interface 5. And bus requesters 7 are connected in parallel, respectively.

제2버스(13)에는 제2어드레스 인터페이스(2), 제2데이타 인터페이스(4) 및 제2콘트롤인터페이스(6)가 각기 병렬 접속된다.The second address interface 2, the second data interface 4, and the second control interface 6 are connected in parallel to the second bus 13, respectively.

상기 제1 및 제2어드레스 인터페이스(1및2)는 어드레스 디코더(10)를 경유해 다이나믹 메모리 콘트롤부(9)에 접속되는 동시에 상기 버스 리퀘스터(7)에 접속된다.The first and second address interfaces 1 and 2 are connected to the dynamic memory controller 9 via the address decoder 10 and to the bus requester 7 at the same time.

상기 제1 및 제2데이타 인터페이스(3및4)는 서로 접속된 채로 상기 버스리퀘스터(7)에 접속되는 동시에 메모리 어레이(11)에 접속된다.The first and second data interfaces 3 and 4 are connected to the bus requester 7 while being connected to each other and to the memory array 11 at the same time.

상기 제1 및 제2콘트롤 인터페이스(5및6) 각각은 콘트롤 스윗칭부(8)에 접속되고, 버스콘트롤 스윗칭부(8)는 상기 다이나믹 메모리 콘트롤부(9)에 접속된다.Each of the first and second control interfaces 5 and 6 is connected to a control switching unit 8, and a bus control switching unit 8 is connected to the dynamic memory control unit 9.

상기 버스 리퀘스터(7)는 상기 버스 콘트롤 스윗칭부(8), 상기 제1 및 제2콘트롤 인터페이스(5및6)에 접속 구성된다.The bus requester 7 is connected to the bus control switching unit 8 and the first and second control interfaces 5 and 6.

상기와 같이 구성된 본발명의 동작을 설명하면 다음과 같다.Referring to the operation of the present invention configured as described above are as follows.

버스 마스터(도시안됨)에서 어느 버스를 결정할 것인가를 결정하기 위한 데이타 신호를 버스 리퀘스터(7)에 통보하면, 버스 리퀘스터(7)는 입력되는 신호에 따라 제1또는 제2콘트롤 인터페이스(5또는 6)를 인에이블(enable) 시키는데, 본 발명에서는 제1콘트롤 인터페이스(5)가 인에이블된 것으로 간주하여 설명하기로 한다. 또한 상기 버스마스타로부터는 어드레스, 데이타 및 콘트롤 신호가 발생된다.When the bus master (not shown) informs the bus requester 7 of a data signal for determining which bus to determine, the bus requester 7 according to the input signal receives the first or second control interface 5. Or 6). In the present invention, the first control interface 5 is assumed to be enabled and will be described. In addition, address, data and control signals are generated from the bus master.

상기 제1콘트롤 인터페이스(5)는 제1데이타 인터페이스(3)를 인에이블시켜 상기 제1버스(12)로부터의 어드레스신호가 제1어드레스 인터페이스(1)를 경유해 어드레스 디코더(10)에서 디코드 된다. 디코드된 신호가 다이나믹 메모리 콘트롤부(9)에 인가되고, 상기 제1버스(12)로부터의 콘트롤 시그날은 제1콘트롤 인터페이스를 경유해 버스 콘트롤 스윗칭부(8)에 인가되는데, 버스 콘트롤 스윗칭부(8)는 상기 버스리퀘스터(7)로부터 입력되는 신호에 따라 상기 제1콘트롤 인터페이스(5)또는 제2콘트롤 인터페이스(6)에 접속되나 전술한 바와같이 제1콘트롤 인터페이스(5)에 접속된다.The first control interface 5 enables the first data interface 3 so that the address signal from the first bus 12 is decoded at the address decoder 10 via the first address interface 1. . The decoded signal is applied to the dynamic memory controller 9 and the control signal from the first bus 12 is applied to the bus control switcher 8 via the first control interface. 8) is connected to the first control interface 5 or the second control interface 6 in accordance with the signal input from the bus requester 7, but is connected to the first control interface 5 as described above.

또한, 제1데이타 인터페이스(3)를 통해 메모리 어레이(11) 및 상기 제1버스(12)는 전기적 통로가 형성되어, 상기 다이나믹 메모리(9)로부터의 제어신호에 따라 상기 메모리 어레이(11)에 데이타를 서입하거나, 상기 메모리 어레이(11)에 저장된 데이타를 판독할 수 있다.In addition, an electrical passage is formed between the memory array 11 and the first bus 12 through the first data interface 3 to the memory array 11 according to a control signal from the dynamic memory 9. Data may be written or data stored in the memory array 11 may be read.

역으로, 제2콘트롤 인터페이스(6)에 의해 제2버스를 선택하였을 경우에는 제2어드레스 인터페이스(2) 제2데이타버스(4) 및 제2콘트롤 버스(6)를 통해 상기와 동일한 동작을 하게 된다.On the contrary, when the second bus is selected by the second control interface 6, the same operation as described above is performed through the second address interface 2, the second data bus 4 and the second control bus 6; do.

상술한 바와 같이 본 발명에 의하면, 여러개의 버스 마스터가 구비된 시스템에서 2개의 버스를 이용하여 메모리의 억세스를 보다 신속하게 할 수 있는 탁월한 효과가 있다.As described above, according to the present invention, in a system equipped with several bus masters, there is an excellent effect of enabling faster memory access using two buses.

Claims (1)

메모리 서브시스템에 있어서, 제1어드레스 인터페이스(1), 제1데이타 인터페이스(3), 제1콘트롤 인터페이스(5) 및 버스 리퀘스터(7) 각각은 제1버스(12)에 각기 병렬접속되고, 제2버스(13)에는 제2어드레스 인터페이스(2), 제2데이타 인터페이스(4) 및 제2콘트롤 인터페이스(6)가 각기 병렬 접속되고, 상기 제1 및 제2어드레스 인터페이스(1 및 2)는 어드레스 디코더(10)를 경유해 다이나믹 메모리 콘트롤부(9)에 접속되는 동시에 상기 버스리퀘스터(87)에 접속되고, 상기 제1 및 제2데이타 인터페이스(3 및 4)는 서로 접속된 채로 상기 버스리퀘서트(7)에 접속되는 동시에 메모리 어레이(11)에 접속되고, 상기 제1 및 제2콘트롤 인터페이스(5 및 6) 각각은 버스콘트롤 스윗칭부(8)를 경우에, 상기 다이나믹 메모리 콘트롤부(9)에 접속되고, 상기 버스리퀘스터(7)는 상기 버스콘트롤 스윗칭부(8), 상기 제1 및 제2콘트롤 인터페이스(5 및 6)에 접속구성되며, 상기 제1 및 제2콘트롤 인터페이스(5 및 6) 각각은 상기 제1 및 제2데이타 인터페이스(3 및 4) 각각에 접속 구성되는 것을 특징으로 하는 2개의 버스구조를 갖는 메모리 서브 시스템In the memory subsystem, each of the first address interface 1, the first data interface 3, the first control interface 5 and the bus requester 7 is connected in parallel to the first bus 12, respectively. A second address interface 2, a second data interface 4 and a second control interface 6 are connected in parallel to the second bus 13, respectively, and the first and second address interfaces 1 and 2 are connected to each other. The bus is connected to the dynamic memory control unit 9 via the address decoder 10 and to the bus requester 87, and the first and second data interfaces 3 and 4 are connected to each other. The first and second control interfaces 5 and 6 are connected to the requester 7 and simultaneously to the memory array 11, and each of the first and second control interfaces 5 and 6 is a bus control switching unit 8. 9), the bus requester 7 is connected to the bus cone The roll switch unit 8 is connected to the first and second control interfaces 5 and 6, and the first and second control interfaces 5 and 6 are connected to the first and second data interfaces 3, respectively. And 4) a memory subsystem having two bus structures, each of which is connected to each other.
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