KR100283187B1 - Device and method for accessing common memory in system using common memory - Google Patents

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Abstract

둘 이상의 제어부를 가지며 공통 메모리를 사용하는 시스템의 공통 메모리 억세스 장치로서, 제어부들로부터 공통 메모리 억세스 요구를 중재하기 위한 중재부와, 제어부들중 최고 속도를 갖는 제어부의 속도로 데이터를 출력하는 고속 공통 메모리와, 저속 제어부들로 데이터를 출력하는 각 래치부들은 고속 공통 메모리의 처리속도에 따라 데이터를 수신하며, 저속 제어부들로 데이터 출력시 저속 제어부의 처리속도로 데이터를 출력하는 래치부로 구성됨을 특징으로 하는 공통 메모리를 사용하는 시스템에서 공통 메모리 억세스 장치.A common memory access device of a system having two or more control units and using a common memory, comprising: an arbitration unit for arbitrating a common memory access request from the control units, and a high speed common outputting data at the speed of the control unit having the highest speed among the control units; Each latch unit for outputting data to the low speed control unit receives a memory according to the processing speed of the high speed common memory, and a latch unit for outputting data at the processing speed of the low speed control unit when outputting the data to the low speed control unit. A common memory access device in a system using a common memory.

Description

공통 메모리를 사용하는 시스템에서 공통 메모리 억세스 장치 및 방법Apparatus and method for accessing common memory in systems using common memory

본 발명은 공통 메모리를 사용하는 시스템에 관한 것으로, 특히 고속 메모리를 공통으로 사용하는 시스템에서 서로 다른 속도로 공통 메모리를 억세스하는 장치 및 방법에 관한 것이다.The present invention relates to a system using a common memory, and more particularly, to an apparatus and method for accessing a common memory at different speeds in a system using a high speed memory in common.

일반적으로 근래에 메모리를 공통으로 사용하는 시스템은 시스템의 제어를 수행하는 중앙처리장치(CPU)와 수치연산을 수행하는 디에스피(DSP:Digital Signal Processor)로 구성된다. 이러한 경우 시스템에서 연산처리시 메모리로부터 데이터를 독출하거나 기록하기 위해서는 상기 디에스피의 속도를 뒷받침해주는 고속 메모리가 요구되고 있다. 따라서 상기와 같은 시스템에서 고속 메모리를 사용하게 된다. 그러나 상기 디에스피의 경우 메모리를 억세스하는 시간이 매우 짧고 빠른 반면에 상기 시스템의 제어를 수행하는 중앙처리장치는 데이터를 이동시키며, 기록하고, 독출하기 위해 데이터 및 어드래스 버스를 통해 상기 메모리를 억세스하므로 상기 고속 메모리의 속도를 따라가지 못하는 경우가 많다. 따라서 이러한 경우 상기 데이터 버스가 상기 공통 메모리를 억세스하고 있는 동안 상기 디에스피는 상기 공통 메모리를 억세스 할 수 없었다. 즉, 중앙처리장치가 데이터를 기록하거나 독취하는 경우 디에스피는 많은 시간을 대기하며 기다려야만 했다. 이로 인해 디에스피의 사용효율이 저하되는 문제가 발생하였다.In general, a system using a common memory in recent years is composed of a central processing unit (CPU) that performs control of the system and a digital signal processor (DSP) that performs numerical calculation. In this case, in order to read or write data from the memory during arithmetic processing in the system, a high speed memory that supports the speed of the DS is required. Therefore, high speed memory is used in such a system. However, in the case of the DSP, the access time of the memory is very short and fast, whereas the central processing unit performing the control of the system accesses the memory through the data and address buses to move, write, and read data. In many cases, the high speed memory cannot keep up with the speed. In this case, therefore, the DSP could not access the common memory while the data bus was accessing the common memory. In other words, DS had to wait a lot of time when the central processing unit recorded or read data. This caused a problem that the use efficiency of the DS is lowered.

따라서 본 발명의 목적은 디에스피와 메모리를 공통으로 사용하는 시스템에서 데이터 버스가 공통 메모리를 더 빨리 억세스하는 장치 및 방법을 제공함에 있다.Accordingly, it is an object of the present invention to provide an apparatus and method for a data bus to access a common memory faster in a system using a DSP and a memory in common.

본 발명의 다른 목적은 디에스피와 메모리를 공통으로 사용하는 시스템에서 공통 메모리를 억세스하여 데이터의 독출 시간을 단축하는 장치 및 방법을 제공함에 있다.Another object of the present invention is to provide an apparatus and a method for shortening a data read time by accessing a common memory in a system using a DSP and a memory in common.

본 발명의 또 다른 목적은 디에스피와 메모리를 공통으로 사용하는 시스템에서 공통 메모리를 억세스하여 데이터의 기록 시간을 단축하는 장치 및 방법을 제공함에 있다.It is still another object of the present invention to provide an apparatus and method for shortening a data writing time by accessing a common memory in a system using a DSP and a memory in common.

상기 목적을 달성하기 위한 본 발명은 둘 이상의 제어부를 가지며 공통 메모리를 사용하는 시스템의 메모리 억세스 방법으로서, 제어부에서 공통 메모리 억세스 요구시 상기 요구된 데이터를 상기 공통 메모리의 처리속도에 따라 데이터를 출력하여 레치하는 단계와, 상기 데이터를 요구한 제어부의 처리속도에 따라 데이터를 출력하는 단계로 이루어짐을 특징으로 한다.The present invention for achieving the above object is a memory access method of a system using a common memory having two or more controllers, the control unit outputs the data according to the processing speed of the common memory when the common memory access request And a step of outputting the data according to the processing speed of the controller which requested the data.

상기 목적을 달성하기 위한 본 발명은 둘 이상의 제어부를 가지며 공통 메모리를 사용하는 시스템의 공통 메모리 억세스 장치로서, 상기 제어부들로부터 공통 메모리 억세스 요구를 중재하기 위한 중재부와, 상기 제어부들중 최고 속도를 갖는 제어부의 속도로 데이터를 출력하는 고속 공통 메모리와, 상기 저속 제어부들로 데이터를 출력하는 각 래치부들은 상기 고속 공통 메모리의 처리속도에 따라 데이터를 수신하며, 상기 저속 제어부들로 데이터 출력시 상기 저속 제어부의 처리속도로 데이터를 출력하는 래치부로 구성됨을 특징으로 한다.The present invention for achieving the above object is a common memory access device of a system using a common memory having more than one control unit, an arbitration unit for arbitrating a common memory access request from the control unit, and the highest speed of the control unit; A high speed common memory for outputting data at a speed of a controller, and each latch unit for outputting data to the low speed controllers receives data according to a processing speed of the high speed common memory; And a latch unit for outputting data at a processing speed of the low speed controller.

도 1은 본 발명의 일 실시예에 따라 두 개의 서로 다른 속도를 가지는 공통 메모리에 데이터를 기록시 주요 블록 구성도,1 is a block diagram illustrating major data when writing data in a common memory having two different speeds according to an embodiment of the present invention;

도 2는 도 1의 각 블록에서의 타이밍도,2 is a timing diagram in each block of FIG. 1;

도 3은 본 발명에 따라 공통 메모리로부터 데이터를 독출시 블록 구성도,3 is a block diagram of reading data from a common memory according to the present invention;

도 4는 본 발명에 따라 공통 메모리로부터 데이터를 독출시 타이밍도.4 is a timing diagram when reading data from a common memory according to the present invention.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다. 또한 동일한 부분은 동일한 참조부호를 사용한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. In addition, the same parts use the same reference numerals.

도 1은 본 발명의 바람직한 실시예에 따라 공통 메모리에 서로 다른 속도를 가지는 장치에서 데이터 기록시의 주요 블록 구성도이다.FIG. 1 is a block diagram of major data structures when writing data in a device having different speeds in a common memory according to a preferred embodiment of the present invention.

이하 상기 구성 및 기본 동작을 설명한다. 고속 공통 메모리(SRAM) 100은 서로 다른 속도를 가지는 둘이상의 제어부로부터 데이터를 수신하여 기록하거나 또는 데이터의 독취 요구시 지정된 주소에서 데이터를 독출하여 상기 데이터를 요구한 제어부로 출력한다. 또한 상기 고속 공통 메모리 100은 상기 시스템의 제어부들중 보다 빠른 속도의 제어부로 데이터를 기록하거나 독취하기 적절하도록 구성된다. 본 발명의 실시예에서는 서로 다른 속도를 가지는 두 제어부를 중앙처리장치(CPU)와 디에스피(DSP)를 예로 설명한다.The configuration and basic operation will be described below. The high speed common memory (SRAM) 100 receives data from two or more controllers having different speeds, writes data, or reads data from a designated address when a data read request is requested, and outputs the data to the requested controller. In addition, the high speed common memory 100 is configured to be suitable for recording or reading data to a higher speed control unit among the control units of the system. In the embodiment of the present invention, two control units having different speeds are described as a central processing unit (CPU) and a DSP.

중재부 101은 상기 디에스피와 요구신호 발생부 107로부터 수신되는 상기 고속 공통 메모리 100에 접속을 요구하는 신호를 수신하여 상기 신호가 수신된 시각에 따라 메모리의 접속 허여신호를 출력한다. 상기 중재부 101의 출력신호는 기본시간 발생부 102로 출력되며, 상기 기본시간 발생부 102는 상기 메모리에 접속하기 위해 발생되는 기본적인 지연시간을 가지며, 상기 고속 공통 메모리 100으로 출력한다. 또한 상기 고속 공통 메모리 100의 접속요구신호가 상기 중앙처리장치로부터 수신된 경우 상기 요구신호 발생부 107로 요구신호의 삭제(clear)를 위한 신호는 상기 고속 에스램(SRAM) 100에 중앙처리장치부의 데이터 억세스를 알리는 데이터 래치부 105의 인에이블신호를 반전 엠티(empt)신호를 발생시켜 중앙처리 장치는 엠티 즉 데이터 동작(data operation)이 진행완료된 후 요구신호 발생부가 동작된다.The arbitration unit 101 receives a signal requesting connection to the fast common memory 100 received from the DSP and the request signal generator 107 and outputs a connection permission signal of the memory according to the time at which the signal is received. The output signal of the arbitration unit 101 is output to the basic time generation unit 102, and the basic time generation unit 102 has a basic delay time generated to access the memory, and outputs it to the high speed common memory 100. In addition, when the connection request signal of the high speed common memory 100 is received from the central processing unit, the signal for clearing the request signal to the request signal generator 107 is transferred to the high speed SRAM 100 of the central processing unit. The enable signal of the data latch unit 105 informing of data access is generated to generate an inverted empty signal so that the central processing unit operates the request signal generator after the empty operation, ie, data operation, is completed.

또한 상기 어드래스 래치부 103은 상기 중앙처리장치로부터 어드래스 버스를 통해 상기 고속 공통 메모리의 접속할 어드래스를 지정하는 어드래스 데이터를 상기 어드래스 래치부 103으로 출력하고, 또한 상기 기록할 데이터를 데이터 버스를 통해 상기 데이터 래치부 105로 출력한다. 상기 중앙처리장치는 상기 어드래스 래치부 103과 상기 데이터 래치부 105로 데이터를 출력하며, 또한 제어 래치부 106으로 상기 요구신호가 기록 또는 독취에 따른 제어신호를 출력하며, 상기 요구신호 발생부 107로 상기 고속 공통 메모리 100의 접속을 위한 신호를 발생하여 출력한다.In addition, the address latch unit 103 outputs address data specifying an address to be connected to the high speed common memory from the central processing unit through an address bus to the address latch unit 103, and further stores data to be written. Output to the data latch unit 105 via a bus. The central processing unit outputs data to the address latch unit 103 and the data latch unit 105, and to the control latch unit 106 outputs a control signal according to the writing or reading of the request signal, and the request signal generating unit 107. Generates and outputs a signal for connection of the high speed common memory 100.

상기 제어 래치부 106은 상기 중앙처리장치로부터 수신된 신호를 상기 요구신호 발생부 107로 출력하고, 상기 요구신호 발생부 107은 상기 제어 래치부 106으로부터 수신된 신호와 상기 중앙처리장치로부터 수신된 신호에 따라 상기 중재부 101로 상기 고속 공통 메모리 100의 접속요구신호를 출력한다. 또한 상기 요구신호 발생부 107은 상기 중앙처리장치로 기록시간을 출력하기 위한 신호를 발생하는 기록시간 발생부 109로 출력하며, 또한 소정의 시간동안 클럭을 지연하는 지연회로 108을 통해 제어 래치부 106과 어드래스 래치부 103의 클럭인가단으로 출력된다.The control latch unit 106 outputs a signal received from the central processing unit to the request signal generation unit 107, and the request signal generation unit 107 receives a signal received from the control latch unit 106 and a signal received from the central processing unit. In response, the arbitration unit 101 outputs a connection request signal of the fast common memory 100. In addition, the request signal generator 107 outputs the signal for outputting the recording time to the central processing unit. The control signal generator 106 outputs the signal to the recording time generator 109 and delays the clock for a predetermined time. Is output to the clock application stage of the over address latch unit 103.

도 2는 상기 도 1의 각 블록에서의 타이밍도이다. 이하 도 1 내지 도 2를 참조하여 본 발명을 상세히 설명한다.FIG. 2 is a timing diagram in each block of FIG. 1. Hereinafter, the present invention will be described in detail with reference to FIGS. 1 and 2.

먼저 상기 중앙처리장치로부터 고속 공통 메모리 접속 요구신호가 T11시점에서 상기 요구신호 발생부 107로 인가되며, 또한 동시에 엠티(empt) 즉 고속 에스램(SRAM)의 억세스 타이밍이 발생되지 않은 상태이면 상기 제어 래치부 106으로 상기 고속 공통 메모리 100으로 기록요구신호가 출력된다. 그러면 상기 요구신호 발생부 107은 상기 중재부 101로 상기 고속 공통 메모리의 접속 요구신호를 발생하여 출력하며, 상기 요구신호 발생부 107은 지연회로 108로 클럭신호를 출력한다. 또한 상기 기록시간 발생부 109로 상기 중앙처리장치로 기록시간을 발생하기 위한 신호를 발생하여 출력한다. 따라서 상기 지연회로 108은 상기 입력된 클럭을 소정의 시간(α)동안 지연되어 상기 지연되는 시점은 T12의 시점이 된다. 따라서 상기 제어 래치부 106과 상기 어드래스 래치부 103으로 클럭신호를 발생한다. 따라서 상기 제어 래치부 106과 상기 어드래스 래치부 103이 래치된다.First, when a high speed common memory connection request signal is applied from the CPU to the request signal generator 107 at a time T 11, and at the same time, an access timing of an empty, or high speed SRAM, is not generated, The write request signal is output to the high speed common memory 100 by the control latch unit 106. Then, the request signal generator 107 generates and outputs a connection request signal of the high speed common memory to the arbitration unit 101, and the request signal generator 107 outputs a clock signal to the delay circuit 108. In addition, the recording time generation unit 109 generates and outputs a signal for generating a recording time to the central processing unit. Accordingly, the delay circuit 108 delays the input clock for a predetermined time α so that the delayed time becomes the time T 12 . Accordingly, a clock signal is generated by the control latch unit 106 and the address latch unit 103. Accordingly, the control latch unit 106 and the address latch unit 103 are latched.

따라서 상기 기록시간 발생부 109는 상기 요구신호 발생부 107로부터 수신된 신호에 따라 T13시점에서 디텍신호를 발생하여 상기 중앙처리장치로 출력한다. 또한 상기 T13시점에서 상기 요구신호 발생부 107은 상기 접속 요구신호를 발생하여 상기 중재부 101로 출력한다. 또한 상기 어드래스 래치부 103과 상기 데이터 래치부 105는 데이터가 저장되지 않은 상태의 신호를 출력하고 있다.그러나 상기 접속요구신호가 수신되면 상기 어드래스 래치부 103과 상기 데이터 레치부 105는 어드래스 래치 데이터가 래치되어 상기 에스램 타이밍 발생 신호부 102로부터 출력되는 신호에 의해 상기 고속 메모리 100으로 래치된 어드래스 데이터 및 기록을 위해 래치된 데이터가 상기 고속 공통 메모리 100으로 출력된다. 이때 출력되는 시간은 상기 T13시점부터 T15시점동안 출력된다. 따라서 상기 고속 공통 메모리 100에서 요구되는 최소의 시간으로 데이터를 기록할 수 있다. 그리고 DSP_side는 D_REQ(DSP Request)와 DSP가 SRAM을 억세스하는 타이밍 관계를 도시하였다. 그림 2의 DSP_side와 VME_side를 통하여 DSP는 중앙처리장치가 억세스 타임이 길어지게 되어 시스템 퍼포먼스(system performance 저하를 방지할 수 있음을 알 수 있다.Accordingly, the recording time generation unit 109 generates a detect signal at a time point T 13 according to the signal received from the request signal generation unit 107 and outputs it to the central processing unit. At the time T 13 , the request signal generator 107 generates the connection request signal and outputs the connection request signal to the arbitration unit 101. In addition, the address latch unit 103 and the data latch unit 105 output a signal in a state where no data is stored. However, when the connection request signal is received, the address latch unit 103 and the data latch unit 105 are addressed. The latch data is latched and the address data latched to the high speed memory 100 and the data latched for writing are output to the high speed common memory 100 by a signal output from the SRAM timing generation signal unit 102. At this time, the output time is output from the time point T 13 to the time point T 15 . Therefore, data can be recorded with the minimum time required in the high speed common memory 100. DSP_side shows a timing relationship between D_REQ (DSP Request) and DSP accessing SRAM. The DSP_side and VME_side of Figure 2 show that the DSP can prevent the performance degradation of the system by prolonging the access time of the central processing unit.

도 3은 본 발명에 따라 공통 메모리로부터 데이터를 독출시 블록 구성도이다. 이하 도 3을 참조하여 본 발명을 상세히 설명한다.3 is a block diagram illustrating reading data from a common memory according to the present invention. Hereinafter, the present invention will be described in detail with reference to FIG. 3.

상기 고속 공통 메모리(SRAM) 100은 디에스피(DSP:Digital Signal Processor)와 중앙처리장치(CPU)의 요구에 의해 데이터를 기록하거나 또는 독출하기 위해 데이터를 저장하는 메모리이다. 중재부 101은 상기 디에스피와 상기 중앙처리장치로부터 상기 고속 공통 메모리에 접속하기 위한 신호를 수신하여 순서에 의해 접속신호를 송출한다. 기본시간 발생부 102는 본 발명에 따라 상기 고속 공통 메모리으로 접속 및 어드래스 래치부 103을 인에이블 시키기 위한 신호와, 데이터 래치부 105를 동기화 시키기 위한 클럭신호(C_t2)와, 데이터 독출시간 발생부 104로 출력하기 위한 클럭신호(C_t3)를 발생하여 출력한다. 어드래스 래치부 103은 브이엠이(VME)버스로부터 수신되는 어드래스를 수신하여 래치하고, 상기 고속 공통 메모리 100으로 출력신호가 인가되면 상기 고속 공통 메모리으로 출력한다. 데이터 독출시간 발생부 104는 상기 기본시간 발생부 102로부터 수신되는 클럭신호(C_t3)를 수신하여 상기 데이터 래치부 105를 인에이블 시키기 위한 신호를 발생하여 출력하며, 또한 상기 중앙처리장치로 출력하기 위한 디텍(V_DTACK)신호를 발생한다. 상기 데이터 래치부 105는 상기 기본시간 발생부 102로부터 수신되는 클럭신호와, 상기 데이터 독축시간 발생부 104로부터 수신되는 인에이블 신호에 의해 상기 고속 공통 메모리 100으로부터 수신되는 데이터를 래치하여 상기 브이엠이 버스로 데이터를 출력한다.The high speed common memory (SRAM) 100 is a memory that stores data for writing or reading data at the request of a DSP (DSP) and a central processing unit (CPU). The arbitration unit 101 receives signals for accessing the fast common memory from the DS and the CPU and transmits the access signals in the order. The basic time generator 102 is a signal for connecting to the high speed common memory and enabling the address latch unit 103, a clock signal C_t2 for synchronizing the data latch unit 105, and a data read time generator according to the present invention. A clock signal C_t3 for outputting to 104 is generated and output. The address latch unit 103 receives and latches an address received from a VME bus, and outputs the output signal to the high speed common memory when an output signal is applied to the high speed common memory 100. The data read time generation unit 104 receives the clock signal C_t3 received from the basic time generation unit 102, generates and outputs a signal for enabling the data latch unit 105, and outputs the signal to the central processing unit. Generate a Detec (V_DTACK) signal. The data latch unit 105 latches data received from the high speed common memory 100 by a clock signal received from the basic time generator 102 and an enable signal received from the data readout time generator 104. Output data to the bus.

제어 래치부 106은 상기 중앙처리장치로부터 수신되는 제어신호를 래치하고, 요구신호 발생부 107로 출력하며, 상기 요구신호 발생부 107은 상기 중앙처리장치로부터 수신되는 공통 메로리(SRAM) 접속신호(CM_REQ)와, 상기 제어 래치부 106으로부터 수신되는 제어 데이터를 수신하여 상기 중재부 101로 공통 메모리 접속 요구신호(V_REQ)를 출력한다. 참조부호 108은 지연회로로써 상기 요구신호 발생부로 수신된 신호를 소정의 시간동안 지연하여 상기 어드래스 래치부 103의 클럭입력단 및 제어 래치부 106의 클럭입력단으로 출력한다.The control latch unit 106 latches a control signal received from the CPU, and outputs the signal to the request signal generator 107. The request signal generator 107 receives the common memory (SRAM) connection signal CM_REQ received from the CPU. ) And control data received from the control latch unit 106 to output the common memory connection request signal V_REQ to the arbitration unit 101. Reference numeral 108 is a delay circuit that delays the signal received by the request signal generator for a predetermined time and outputs the clock input terminal of the address latch unit 103 and the clock input terminal of the control latch unit 106.

도 4는 본 발명에 따라 공통 메모리로부터 데이터를 독출시 타이밍도이다.4 is a timing diagram when reading data from a common memory according to the present invention.

이하 상기 도 3내지 도 4를 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to FIGS. 3 to 4.

T21시점에서 상기 중앙처리장치로부터 상기 고속 메모리100의 접속요구신호가 상기 요구신호 발생부 107로 입력되고, T22시점에서 상기 요구신호 발생부 107은 상기 중재부 101로 브이요구신호(V_REQ)신호를 출력한다. 또한 상기 중재부 101은 T23시점에서 상기 기본시간 발생부 102로 (win_ace) 윈 억세스신호를 발생하여 출력한다. T24시점에서 상기 지연회로 108은 상기 요구신호 발생부 107로부터 입력된 신호를 지연하여 상기 제어 래치부 106과 상기 어드래스 래치부 103으로 클럭신호를 인가한다. 그러면 상기 제어 래치부 106은 상기 브이엠이 버스로부터 수신되는 제어신호를 래치한다. 또한 상기 기본시간 발생부 102는 상기 중재부 102로부터 수신된 (win_ace) 윈 억세스 신호를 수신하여 소정의 C_t2의 시간만큼 지연시키고, 상기 지연된 시점에서 상기 데이터 래치부 105의 클럭단에 클럭신호를 인가하여 리드 데이터(READ DATA)를 래치한다. 따라서 또한 상기 기본 시간 발생부 102는 상기 중재부 101로부터 수신되는 (win_ace) 윈 억세스 신호가 토글되는 시점인 T26시점에서 상기 데이터 독출시간 발생부 104로 신호를 출력하고, 상기 데이터 독출시간 발생부 104는 상기 데이터 래치부 105를 인에이블 시킨다. 따라서 상기 데이터 래치부 105는 상기 고속 공통 메모리으로부터 수신되는 데이터를 상기 데이터 독출시간 발생부 104로부터 상기 데이터 래치부 105의 인에이블단에 인가되는 신호가 토글되는 시점인 T27 시점까지 래치된 데이터를 인에이블 시킨다. 따라서 상기 데이터 래치부 105에서 출력되는 신호를 상기 브이엠이 버스로 출력한다.At the time T21, the connection request signal of the high speed memory 100 is input to the request signal generator 107, and at time T22, the request signal generator 107 sends a V request signal (V_REQ) to the arbitration unit 101. Output In addition, the arbitration unit 101 generates and outputs a win access signal (win_ace) to the basic time generation unit 102 at time T23. At time T24, the delay circuit 108 delays a signal input from the request signal generator 107 and applies a clock signal to the control latch 106 and the address latch 103. Then, the control latch unit 106 latches a control signal received from the VM bus. In addition, the basic time generation unit 102 receives the (win_ace) win access signal received from the arbitration unit 102 and delays it by a predetermined time of C_t2, and applies a clock signal to the clock terminal of the data latch unit 105 at the delayed time. Latch the read data. Accordingly, the basic time generation unit 102 outputs a signal to the data read time generation unit 104 at a time point T26 at which the (win_ace) win access signal received from the arbitration unit 101 is toggled, and the data read time generation unit 104. Enables the data latch unit 105. Accordingly, the data latch unit 105 reads data received from the high speed common memory until the time T27 which is a time point at which a signal applied from the data read time generation unit 104 to the enable end of the data latch unit 105 is toggled. Let it be. Therefore, the VM outputs the signal output from the data latch unit 105 to the bus.

독출 타이밍도 기록 타이밍과 마찬가지고 DSP_side는 D_REQ(DSP Request)와 DSP가 SRAM을 억세스하는 타임관계를 도시하였다. 그림 4의 DSP_side와 VME_side를 통하여 DSP는 중앙처리 장치가 억세스 시간이 길어지게 되어 시스템 퍼포먼스 저하를 방지할 수 있음을 알 수 있다.The read timing is similar to the write timing, and DSP_side shows a time relationship in which D_REQ (DSP Request) and DSP access SRAM. The DSP_side and VME_side of Figure 4 show that the DSP can prevent the performance degradation of the system by prolonging the access time of the central processing unit.

상술한 바와같이 서로 다른 속도를 가지는 제어부에서 공통으로 메모리를 사용하는 경우 상기 접속속도를 보다 빠른 속도를 가지는 제어장치에 맞도록 하는 부가회로를 가짐으로써 더욱 빨리 메모리의 접속하여 기록 및 독출할 수 있는 잇점이 있다.As described above, when the memory having a common speed is used in the control unit having different speeds, an additional circuit for adjusting the connection speed to a control device having a higher speed enables faster access, recording, and reading of the memory. There is an advantage.

Claims (2)

둘 이상의 제어부를 가지며 공통 메모리를 사용하는 시스템의 메모리 억세스 방법에 있어서,In the memory access method of a system having two or more control unit and using a common memory, 제어부에서 공통 메모리 억세스 요구시 상기 요구된 데이터를 상기 공통 메모리의 처리속도에 따라 데이터를 출력하여 레치하는 단계와,Outputting and latching the requested data according to a processing speed of the common memory when a common memory access request is made by a controller; 상기 데이터를 요구한 제어부의 처리속도에 따라 데이터를 출력하는 단계로 이루어짐을 특징으로 하는 공통 메모리를 사용하는 시스템에서 공통 메모리 억세스 방법.And outputting data according to a processing speed of the controller requesting the data. 둘 이상의 제어부를 가지며 공통 메모리를 사용하는 시스템의 공통 메모리 억세스 장치에 있어서,A common memory access device of a system having two or more control units and using a common memory, 상기 제어부들로부터 공통 메모리 억세스 요구를 중재하기 위한 중재부와,An arbitration unit for arbitrating a common memory access request from the controllers; 상기 제어부들중 최고 속도를 갖는 제어부의 속도로 데이터를 출력하는 고속 공통 메모리와,A high speed common memory for outputting data at the speed of the controller having the highest speed among the controllers; 상기 저속 제어부들로 데이터를 출력하는 각 래치부들은 상기 고속 공통 메모리의 처리속도에 따라 데이터를 수신하며,Each latch unit outputting data to the low speed controllers receives data according to a processing speed of the high speed common memory, 상기 저속 제어부들로 데이터 출력시 상기 저속 제어부의 처리속도로 데이터를 출력하는 래치부로 구성됨을 특징으로 하는 공통 메모리를 사용하는 시스템에서 공통 메모리 억세스 장치.And a latch unit for outputting data at the processing speed of the low speed controller when outputting the data to the low speed controllers.
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