KR860003535Y1 - Control logic circuit with dual port - Google Patents

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KR860003535Y1
KR860003535Y1 KR2019840014284U KR840014284U KR860003535Y1 KR 860003535 Y1 KR860003535 Y1 KR 860003535Y1 KR 2019840014284 U KR2019840014284 U KR 2019840014284U KR 840014284 U KR840014284 U KR 840014284U KR 860003535 Y1 KR860003535 Y1 KR 860003535Y1
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김종오
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허신구
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Abstract

내용 없음.No content.

Description

듀얼 포트(Dual Port)를 가지는 제어 논리회로Control Logic Circuit with Dual Port

제 1 도는 본 고안의 블럭구성도1 is a block diagram of the present invention

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 퍼브릭 버스의 어드레스 버퍼 20 : 디램 콘트롤러(D-RAM controller)10: address buffer of public bus 20: D-RAM controller

30 : 어드레스 디코오더 40 : 로우컬 버스의 어드레스 버퍼30: address decoder 40: address buffer of the local bus

50 : 디램 어레이(D-RAM Array) 60 : 퍼브릭 데이타 래치50: D-RAM Array 60: Public Data Latch

70 : 로우컬 데이타 래치 1, 2 : 앤드 게이트70: local data latch 1, 2: end gate

3, 4 : 낸드 게이트 5, 6 : 인버터3, 4: NAND gate 5, 6: Inverter

본 고안은 버스 시스템으로 구성된 메모리 장치에서 메모리를 임의의 마스터(Master)의 로우컬로 사용하는 동시에 퍼브릭 메모리로 사용코자 고안한 듀얼포트를 가지는 제어 논리회로에 관한 것이다.The present invention relates to a control logic circuit having a dual port designed to be used as a public memory while simultaneously using a memory as a local of an arbitrary master in a memory device configured as a bus system.

종래에는 메모리 억세스(Memory Access)를 퍼브릭 버스(Public Bus)를 통하여만 이루어지도록 되어 있어서 업무(Performance) 증대를 기할수가 없는 문제점이 있었다.In the related art, memory access is performed only through a public bus, and thus there is a problem in that performance cannot be increased.

본 고안은 이러한 점을 감안하여 듀얼 포트 메모리를 서포트 하므로서 메모리 억세스를 퍼브릭 버스를 통하여만 이루어 지지 않고, 로우컬 버스에 의하여 억세스할 수 있도록 하므로서 업무 증대를 기할수 있도록 안출한 것으로, 이를 첨부한 도면에 의하여 상술하면 다음과같다.In consideration of this, the present invention supports dual port memory, and thus, memory access is not made through a public bus but can be accessed by a local bus, thereby increasing work. By the above, it is as follows.

제 1 도는 본 고안의 블럭구성도로서 P1버스의 어드레스는 퍼브릭 버스의 어드레스 버퍼(10)에 P2멀티버스의 어드레스는 로우컬 버스의 어드레스 버퍼(40)에 각각 입력시키도록 구성하고,1 is a block diagram of the present invention is configured to input the address of the P 1 bus to the address buffer 10 of the public bus and the address of the P 2 multibus to the address buffer 40 of the local bus, respectively.

상기 어드레스 버퍼(10)에는 어드레스 버스를 통하여 디, 램 콘트롤러(20)와 로우컬 버스의 어드레스 버퍼(40)를 연결하고, 상기 P1버스의 어드레스는 어드레스 디코오더(30)를 통하여 디, 램 콘트롤러(20)의 포트인 에이블 단자(ㄷ)에, 상기 디, 램 콘트롤러(20)의 MUX 신호단자(ㄱ)에는 인버터(5), 앤드게이트(1), (2)를 통하여 퍼브릭 버스의 어드레스 버퍼(10)와 로우컬 버스의 어드레스 버퍼(40)의 인 에이블 단자를 접속하고, 상기 디, 램 콘트롤러(20)의 포트 인에이블단자(ㄹ)와 포트 셀렉터 단자(ㅁ)에는 인버터(6), 낸드게이트(3), (4)를 통하여 퍼브릭 데이타 래치(60)와 로우컬 데이타 래치(70)를 접속하고,The address buffer 10 is connected to the RAM controller 20 and the address buffer 40 of the local bus via an address bus, and the address of the P 1 bus is connected to the DRAM and RAM through the address decoder 30. The address of the public bus via the inverter 5, the end gates 1, and 2 to the MUX signal terminal a of the D, RAM controller 20 at the enable terminal C which is a port of the controller 20. The enable terminal of the buffer 10 and the address buffer 40 of the local bus is connected, and the inverter 6 is connected to the port enable terminal (d) and the port selector terminal (x) of the DRAM controller 20. Connect the public data latch 60 and the local data latch 70 through the NAND gates 3 and 4.

디, 램 콘트롤러(20)에서 콘트롤 신호와 어드레스를 통하여 연결된 디, 램 에레이(50)에 데이타 버스를 통하여 상기한 퍼브릭 데이타 래치(60)와 로우컬 데이타 래치(70)를 연결 접속 시키어 구성한다.The DRAM controller 20 connects the public data latch 60 and the local data latch 70 to the RAM array 50 connected through the control signal and the address through a data bus.

이와같이 구성된 본 고안의 작용효과를 설명하면 다음과 같다.Referring to the effect of the present invention configured as described above are as follows.

우선 퍼브릭 버스나 로우컬 버스의 어드레스와 명령에 의해 디, 램 콘트롤러(20)의 포트 인에이블 단자(ㄴ), (ㄷ)가 인 에이블 상태가 되며, 여기서 단자(ㄴ)는 P1버스의 어드레스를 디 코우드(Decode)하여 인에이블 상태가 되고, 단자(ㄷ)는 로우컬 버스의 콘트롤 신호로서 마스터 로오드(Master Board)에서 제네레이션 된다.First, the port enable terminals (b) and (c) of the RAM controller 20 are enabled by the address and the command of the public bus or the local bus, and the terminal (b) is the address of the P 1 bus. Decode the signal into the enable state, and the terminal (c) is generated by the master board as a control signal of the local bus.

상기한 디, 램 콘트롤러(20)의 단자(ㄷ), (ㄹ)신호에 의하여 MUX 신호(ㄱ)를 제어하여 A, B포트중 임의의 하나 어드레스 버퍼를 인 에이블 시키게 되며, 여기서 램에서 데이타를 읽거나 쓰고자 할 경우에는 디, 램 콘트롤러(20)의 포트 인 에이블 단자인(ㄹ)과 (ㅁ)에 의하여 로우컬 데이타와 퍼브럭 데이타를 읽어 내게 되고, 이때 데이타 내치(60)에서는 퍼브릭 데이타를, 데이타 래치(70)에서는 로우컬 데이타를 각각 래치시키게 된다.By controlling the MUX signal (a) by the terminals (c) and (d) signals of the RAM controller 20, the address buffer of any one of the A and B ports is enabled. When you want to read or write, the local data and the block data are read by the port enable terminals (d) and (x) of the RAM controller 20. At this time, the data content 60 indicates the public data. In the data latch 70, the local data is latched.

상기한 바와같이 메모리 보오드는 로우컬 버스로서 멀티 버스의 P2인 iLBX를 사용하고, 듀얼 포트로 메모리를 억세스 하기 위하여 각 포트마다 어드레스 버스, 데이타 버스, 콘트롤, 라인을 사용하게되며, 또한 듀얼 포트를 콘트롤 하고 디, 램(D-RAM)의 리 후레쉬(Refresh)를 위하여는 디, 램 콘트롤러(20)를 필요로 하게 되는 것이며, 로우컬과 퍼브릭 메모리의 로케이션은 옵션에 의하여 변환할 수가 있는 것이다.Using the memory boards is P 2 of iLBX of multi-bus as a low local bus, as described above, and will use the address bus, data bus and control lines for each port in order to access the memory in the dual-port, and a dual-port The D and RAM controller 20 is required to control and refresh the D and RAM. The location of the local and public memory can be switched by option. .

이와같이 본 고안은 듀얼 포트를 서포트(Support)하여 메모리 억세스를 퍼브릭 버스를 통하여만 이루어지지 않고 로우컬 버스에 의해서도 억세스 할 수 있게 하므로서 폭넓은 업무 증대를 꾀할수가 있는 것이다.As such, the present invention supports dual ports so that memory access can be accessed by a local bus instead of through a public bus, thereby increasing a wide range of tasks.

Claims (1)

퍼브릭 버스와 로우컬 버스의 각 어드레스 버퍼(10), (40)에 어드레스를 통하여 디, 램 콘트롤러(20)를 연결구성하고, 그의 MUX 신호단자(ㄱ)에는 인버터(5) 및 앤드 게이트(1), (2)를 통하여 상기 어드레스 버퍼(10), (40)의 인 에이블 단자를 접속하고, 그의 포트 인 에이블 단자(ㄹ), (ㅁ)에는 인버터(6) 및 낸드 게이트(3), (4)를 통하여 각각 데이타 래치(60), (70)를 연결하고, 상기한 디, 램 콘트롤러(20)에 콘트롤 신호 및 어드레스 신호를 통하여 디, 램 어레이(50)를 접속시키어 구성됨을 특징으로 하는 듀얼 포트를 가지는 제어 논리회로.The RAM controller 20 is connected to each of the address buffers 10 and 40 of the public bus and the local bus through addresses, and the MUX signal terminal a has an inverter 5 and an end gate 1. The enable terminals of the address buffers 10 and 40 are connected to each other via (2) and (2), and the inverter (6) and the NAND gate (3), ( 4) through the data latch (60), 70, respectively, through the control signal and the address signal to the DRAM controller 20, the DRAM, the RAM array 50 is characterized in that it is configured to Control logic circuit with dual ports.
KR2019840014284U 1984-12-28 1984-12-28 Control logic circuit with dual port KR860003535Y1 (en)

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KR860008487U KR860008487U (en) 1986-07-24
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