RU2020563C1 - Device for data distribution at parallel copying of data - Google Patents

Device for data distribution at parallel copying of data Download PDF

Info

Publication number
RU2020563C1
RU2020563C1 SU4801183A RU2020563C1 RU 2020563 C1 RU2020563 C1 RU 2020563C1 SU 4801183 A SU4801183 A SU 4801183A RU 2020563 C1 RU2020563 C1 RU 2020563C1
Authority
RU
Russia
Prior art keywords
input
address
output
read
information
Prior art date
Application number
Other languages
Russian (ru)
Inventor
Алексей Николаевич Ивлев
Лариса Яковлевна Хавкина
Олег Валентинович Чечель
Original Assignee
Алексей Николаевич Ивлев
Лариса Яковлевна Хавкина
Олег Валентинович Чечель
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Алексей Николаевич Ивлев, Лариса Яковлевна Хавкина, Олег Валентинович Чечель filed Critical Алексей Николаевич Ивлев
Priority to SU4801183 priority Critical patent/RU2020563C1/en
Application granted granted Critical
Publication of RU2020563C1 publication Critical patent/RU2020563C1/en

Links

Images

Landscapes

  • Memory System Of A Hierarchy Structure (AREA)

Abstract

FIELD: computer technology. SUBSTANCE: device has comparison circuit, data memorizing unit, 2AND-OR-NOT gate, AND-NOT gate, OR gate and adder. EFFECT: improved speed of operation. 2 cl, 3 dwg

Description

Изобретение относится к вычислительной технике и предназначено для размножения часто используемых в вычислениях блоков данных путем реализации новых операций "запись при чтении" и "запись в параллель". Изобретение может быть, в частности, использовано для ускорения работы системного блокового ввода-вывода с буферизацией, суть работы которого заключается в том, что при поступлении запроса, например, на вывод данных последние копируются системой в область системного пула, где формируются в блоки, выводимые непосредственно на устройство записи. При этом выполнение программ пользователя задерживается только на время копирования выводимых данных в область системного пула. После этого выводимые данные поступают из системного пула в устройство вывода со скоростью, определяемой быстродействием устройства вывода и системными подпрограммами. Таким образом, для пользователя лимитирующим является процесс копирования данных. The invention relates to computer technology and is intended for the reproduction of data blocks often used in calculations by implementing new operations “write while reading” and “write in parallel”. The invention can be used, in particular, to speed up the operation of system block I / O with buffering, the essence of which is that when a request is received, for example, to output data, the latter are copied by the system to the system pool area, where they are formed into blocks output directly to the recorder. Moreover, the execution of user programs is delayed only while copying the output data to the system pool area. After that, the output data comes from the system pool to the output device at a speed determined by the speed of the output device and system subroutines. Thus, for the user, the process of copying data is limiting.

Известно устройство копирования (Казаринов Ю.М. и др. Применение микропроцессоров и микроЭВМ в радиотехнических системах. М.: Высшая школа, 1988, с.50), содержащее процессор, в котором предусмотрена обработка строковых переменных, системную шину, шины адреса и данных, и микросхемы страниц памяти. Данное устройство обеспечивает копирование содержимого части оперативной памяти в другую ее часть путем инициализации счетчика циклов, загрузки адресов начала и конца копирования, а также направления последовательности копирования областей памяти оригинала и копии, загрузки собственно команды копирования типа цикла, адресации ячейки памяти области-оригинала, считывания содержимого ячейки области-оригинала в регистр процессора, адресации ячейки области-копии, записи содержимого регистра процессора в ячейку области-копии, модификации счетчика циклов, проверки на ноль счетчика циклов, модификации адресов ячеек областей памяти оригинала и копии (конец цикла, переход на цикл адресации ячейки памяти области-оригинала). A copying device is known (Yu. M. Kazarinov and others. The use of microprocessors and microcomputers in radio systems. M: Higher School, 1988, p. 50), containing a processor that provides processing of string variables, a system bus, address and data buses , and chip memory pages. This device provides copying the contents of part of the RAM into another part by initializing the cycle counter, downloading the start and end addresses of the copy, as well as directing the sequence of copying the original and copy memory areas, loading the copy command of the cycle type itself, addressing the memory cell of the original area, reading the contents of the cell of the original region to the processor register, the addressing of the cell of the copy region, the recording of the contents of the register of the processor in the cell of the copy region, modification and counter cycles check counter at zero cycles, modifications memory cell addresses of areas of the original and copies of the (end of cycle, the transition to the memory cell addressing cycle area of the original).

Недостатком известного устройства является медленность копирования данных. A disadvantage of the known device is the slowness of copying data.

Наиболее близким по технической сущности к заявляемому является устройство копирования областей оперативной памяти посредством прямого доступа к памяти через регистр, состоящее из системной шины, шины данных, шины адреса, контроллера прямого доступа к памяти и микросхем страниц памяти (Журавский А. А. и др. Организация управления расширенной памятью для процессора КР580ИК80А. Микропроцессорные средства и системы, 1988, N 4, с.87). Данное устройство предназначено для работы процессора с малым количеством адресных шин и большой памятью, и в нем в отличие от описанного выше устройства модификация счетчика циклов, проверка на ноль счетчика циклов, модификациях адресов ячеек области памяти оригинала и копии осуществляются аппаратно при помощи контроллера прямого доступа к памяти. The closest in technical essence to the claimed is a device for copying areas of random access memory through direct access to memory through a register consisting of a system bus, data bus, address bus, direct memory access controller and memory page chips (A. Zhuravsky and others. Organization of management of extended memory for the processor KR580IK80A. Microprocessor tools and systems, 1988, N 4, p. 87). This device is designed to operate the processor with a small number of address buses and large memory, and in it, unlike the device described above, the modification of the cycle counter, checking for zero cycle counter, modifications of the cell addresses of the original memory area and copies are carried out in hardware using the direct access controller memory.

Недостатком известного устройства является низкое быстродействие операции копирования данных в оперативной памяти, связанное с наличием промежуточной среды (регистра процессора) между областью-оригиналом и областью-копией. A disadvantage of the known device is the low speed of the operation of copying data in random access memory associated with the presence of an intermediate medium (processor register) between the original region and the copy region.

В идеальном случае данные, появившиеся на шине данных, должны быть непосредственно считаны в область-копию без использования промежуточной среды. Для этого необходимо подать в область-оригинал сигнал чтения и адрес оригинала, а в область-копию - сигнал записи и адрес копии. Ideally, the data appearing on the data bus should be directly read into the copy area without using an intermediate medium. To do this, it is necessary to send a read signal and the address of the original to the original area, and a write signal and copy address to the copy area.

Однако в системе обычно имеется одна адресная шина и, следовательно, на ней можно выставить лишь один адрес, в то же время управляющие линии чтения и записи доступны всем блокам и одновременная подача сигналов записи и чтения запрещена. However, the system usually has one address bus and, therefore, only one address can be set on it, at the same time, the read and write control lines are accessible to all units and the simultaneous supply of write and read signals is prohibited.

Изобретение позволяет располагать область-оригинал и область будущей копии в одном и том же месте адресного пространства, что делает возможным использование одного и того же адреса для адресации как оригинала, так и копии. Кроме того, устройство обеспечивает восприятие областью-копией сигнала чтения как сигнала записи, хотя возможна модификация устройства, в которой область-оригинал трактует сигнал записи как сигнал чтения. Оба варианта устройства эквивалентны с точки зрения достигаемой цели. The invention allows to place the original region and the region of the future copy in the same place of the address space, which makes it possible to use the same address to address both the original and the copy. In addition, the device ensures that the copy region interprets the read signal as a write signal, although it is possible to modify the device in which the original region treats the write signal as a read signal. Both versions of the device are equivalent in terms of the goal achieved.

Целью изобретения является повышение быстродействия. The aim of the invention is to increase performance.

На фиг.1 приведена блок-схема устройства; на фиг.2 и 3 - временные диаграммы функционирования устройства в процессе записи при чтении и записи в параллель. Figure 1 shows a block diagram of a device; figure 2 and 3 are timing diagrams of the functioning of the device during the process of writing while reading and writing in parallel.

Изобретение позволяет осуществлять копирование при помощи новой операции "запись при чтении". При этом страница-копия перемещается в адресном пространстве посредством изменения содержимого программно доступных регистров адреса начала и конца страницы таким образом, чтобы начало области, подлежащей копированию, совместилось с началом области оперативной памяти, в которую производится копирование, а конец копируемой области совместился с концом области, в которую производится копирование, в результате совмещаются все адреса ячеек-оригиналов с соответствующими ячейками-копиями. После этого в странице-копии устанавливают режим "запись при чтении" путем изменения содержимого программно доступного регистра статуса страницы, в результате чего микросхемы страницы-копии воспринимают сигнал чтения как сигнал записи. Вслед за этим производят последовательное чтение ячеек-оригиналов в регистр процессора или в устройство ввода-вывода (может быть использовано и фиктивное устройство ввода-вывода с бесконечным быстродействием, т.е. лишь генерирующее сигнал подтверждения). Одновременно с чтением каждой ячейки-оригинала происходит аппаратная запись в ячейку-копию по тому же адресу, поскольку адреса их совмещены. The invention allows copying using the new "write while reading" operation. In this case, the copy page is moved in the address space by changing the contents of the programmatically accessible registers of the beginning and end addresses of the page so that the beginning of the area to be copied coincides with the beginning of the area of RAM to be copied, and the end of the copied area is aligned with the end of the area , to which copying is performed, as a result, all addresses of the original cells are combined with the corresponding copy cells. After that, the "write while reading" mode is set in the copy page by changing the contents of the programmatically accessible page status register, as a result of which the copy page microcircuits perceive the read signal as a write signal. Following this, the original cells are sequentially read to the processor register or to the input-output device (a dummy input-output device with infinite speed can be used, i.e., only generating a confirmation signal). Simultaneously with reading each original cell, a hardware record is made to the copy cell at the same address, since their addresses are combined.

После чтения (и одновременного копирования) всех нужных ячеек памяти страницу-копию перемещают в требуемую область адресного пространства посредством изменения содержимого программно доступных регистров адреса начала и конца страницы. Соответствующим образом изменяют при необходимости режим работы страницы. After reading (and simultaneously copying) all the necessary memory cells, the copy page is moved to the desired area of the address space by changing the contents of the programmatically accessible address and start address register registers. If necessary, change the operating mode of the page, if necessary.

Устройство позволяет осуществлять в оперативной памяти быстрое размножение блоков информации, часто используемых в вычислениях, за счет реализации новой операции "запись в параллель". The device allows for the rapid multiplication of information blocks, often used in calculations, in the RAM due to the implementation of the new operation “write in parallel”.

Рассмотрим простейший вариант размножения блоков памяти, когда требуется записать m байтов информации в N непрерывных областей памяти, расположенных в N разных страницах. Для этого N-1 областей памяти, принадлежащих N-1 страницам, совмещают в адресном пространстве с первой областью первой страницы, после чего обычным способом осуществляют запись в эту область адресного пространства. Consider the simplest version of the reproduction of blocks of memory, when you want to write m bytes of information in N contiguous areas of memory located in N different pages. For this, N-1 areas of memory belonging to N-1 pages are combined in the address space with the first area of the first page, after which they are usually written to this area of the address space.

Возможна комбинация описанных выше операций, т.е. "запись в параллель при чтении". A combination of the above operations is possible, i.e. "write in parallel while reading."

Устройство (фиг.1) содержит входящий в блок запоминания информации регистр 1 статуса с ячейками, разрешающими или запрещающими работу страниц памяти в режимах чтения, записи и записи при чтении, логические элементы 2 и 3, обеспечивающие согласование и непротиворечивость сигналов чтения и записи, подаваемых непосредственно на микросхемы памяти, регистр 4 адреса начала страницы, входящий в блок запоминания информации, и регистр 5 адреса конца страницы, входящий в блок запоминания информации, определяющие местоположение и размер страницы памяти в адресном пространстве, схему 6 сравнения, определяющую принадлежность адреса, выставляемого на адресной шине: зона адресов данной страницы памяти, сумматор 7, осуществляющий преобразование адресов, поступающих с адресной шины, в адреса, подаваемые на микросхемы памяти, логический элемент 8, осуществляющий преобразование двух сигналов системного интерфейса "подтвеpждение" (ПОДТВ) и "готовность" (ГТ) в сигнал "Подтверждение к центральному процессору" (ПОДТВ ЦП). Логический элемент 8 может быть один на всю ЭВМ (однопроцессорную), все остальные элементы образуют собой логическую схему, принадлежащую каждой странице памяти. The device (Fig. 1) contains the status register 1 included in the information storage unit with cells that allow or prohibit the operation of memory pages in reading, writing and writing modes when reading, logical elements 2 and 3, which ensure coordination and consistency of the read and write signals supplied directly to the memory chips, register 4 of the beginning of the page address included in the information storage unit, and register 5 of the end of the page address included in the information storage unit determining the location and size of the memory page ty in the address space, comparison circuit 6, determining the ownership of the address set on the address bus: address area of a given memory page, adder 7, which converts addresses coming from the address bus to addresses supplied to memory chips, logic element 8, which performs conversion two signals of the system interface "confirmation" (Acknowledgment) and "availability" (GT) in the signal "Confirmation to the central processor" (Acknowledgment of the CPU). Logical element 8 can be one for the entire computer (uniprocessor), all other elements form a logical circuit belonging to each page of memory.

Все описанные регистры устройства программно доступны, каждому из них соответствует свой адрес на шине ввода-вывода. All described device registers are software accessible, each of them has its own address on the I / O bus.

Устройство работает следующим образом. The device operates as follows.

Инициализация. Для того, чтобы инициализировать режим "запись при чтении", в адресные регистры 4 и 5 заносят такие адреса, чтобы область, подлежащая копированию, совместилась в адресном пространстве с областью, в которую будет производиться копирование. В регистр 1 статуса страницы - будущей копии - заносят биты, разрешающие режим "запись при чтении" и запрещающие чтение, при этом состояние ячейки разрешения записи не имеет значения и устанавливается по необходимости. Initialization. In order to initialize the "write while reading" mode, the addresses are entered in address registers 4 and 5 so that the area to be copied is aligned in the address space with the area to be copied. In the register 1 of the page status - the future copy - bits are inserted that enable the "write while reading" mode and prohibit reading, while the state of the write enable cell does not matter and is set as necessary.

Если необходимо инициализировать режим работы "запись в параллель", в адресном пространстве совмещают области страниц, в которые будет осуществляться параллельная запись, путем занесения соответствующих адресов в программно доступные адресные регистры начала 4 и конца 5 страницы. Затем в регистр 1 статуса заносят бит, разрешающий запись, при этом состояние ячеек разрешения чтения и разрешения записи при чтении не имеет существенного значения и устанавливается по необходимости. If it is necessary to initialize the "write to parallel" operating mode, the areas of pages into which parallel writing will be performed are combined in the address space by entering the corresponding addresses into the programmatically accessible address registers of the beginning of 4 and the end of 5 pages. Then, a bit that permits writing is entered into the status register 1, while the state of the read permission and write permission cells when reading is not significant and is set as necessary.

Режим "запись при чтении". После инициализации процессор или другое устройство, управляющее шиной (УУШ), осуществляет чтение области памяти, подлежащей копированию. При этом на шине 9 адреса (ША) (фиг.1) устанавливают адрес соответствующей ячейки памяти из требуемой области. По окончании переходных процессов в ША на линии 15 стробирования адреса 9АДР СТБ) устанавливают сигнал, подтверждающий достоверность адреса (фиг.2). После опознания адреса страницами копии и оригинала они вырабатывают сигналы подтверждения адресации ПОДТВ 1 и ПОДТВ 2 (фиг.2), а поскольку системная линия ПОДТВ выполнена в виде монтажного ИЛИ для отрицательных сигналов, то системный сигнал подтверждения ПОДТВ устанавливается по первому из фронтов ПОДТВ 1 или ПОДТВ 2, информируя процессор о том, что ячейка адресована. После получения подтверждения процессор или УУШ устанавливает сигнал чтения на линии 10 чтения (ЧТ). По получении этого сигнала страница-оригинал выставляет данные на шине 11 данных (ШД). После установления данных и окончания переходных процессов страница-оригинал снимает сигнал ПОДТВ 1 и устанавливает сигнал ГТ 1, который вследствие того, что системная линия 12 ГТ выполнена в виде монтажного ИЛИ для отрицательных сигналов, переводит системную линию ГТ в состояние низкого уровня, информируя страницу-копию о достоверности данных на ШД. При этом сигнал готовности к ЦП не поступает, так как эта линия непосредственно не подключена к процессору. Затем страница-копия производит запись данных с ШД. По окончании записи страница-копия снимает сигнал ПОДТВ 2 с системной линии 13 ПОДТВ и устанавливает сигнал ГТ 2. При этом срабатывает логический элемент 8 и вырабатывает сигнал ПОДТВ ЦП на линии 14 ПОДТВ ЦП, информирующий процессор о завершении копирования, после чего процессор или УУШ снимает сигналы с линий АДР СТБ (15) и ЧТ (10), а страницы копии и оригинала снимают сигналы ГТ 1 и ГТ 2, завершая цикл. Read-write mode. After initialization, the processor or other device that controls the bus (SUSH), reads the area of memory to be copied. In this case, on the address bus 9 (SHA) (Fig. 1), the address of the corresponding memory cell from the desired area is set. At the end of the transient processes in the AL on the line 15 gating addresses 9ADR STB) establish a signal confirming the reliability of the address (figure 2). After the address is recognized by the pages of the copy and the original, they generate acknowledgment addressing signals ATPT1 and ATPT2 (Fig.2), and since the ATPT system line is made in the form of a mounting OR for negative signals, the ATPT confirmation system signal is set on the first of the ATPTF fronts 1 or Acknowledgment 2, informing the processor that the cell is addressed. After receiving the confirmation, the processor or the USH sets the read signal on the read line 10 (TH). Upon receipt of this signal, the original page exposes data on the data bus 11 (BD). After the data has been established and the transients are finished, the original page removes the HTLR 1 signal and sets the GT 1 signal, which, due to the fact that the 12 HT system line is made as a mounting OR for negative signals, puts the GT system line in a low level, informing the page a copy of the reliability of the data on the SD. In this case, the signal of readiness for the CPU is not received, since this line is not directly connected to the processor. Then the copy page writes data from the SD. At the end of the recording, the page-copy removes the signal ATS 2 from the system line 13 ATS and sets the signal GT 2. This triggers a logic element 8 and generates a signal ATS CPU on line 14 ATS CPU, informing the processor about the completion of copying, after which the processor or CAB the signals from the lines of ADR STB (15) and CT (10), and the pages of the copy and the original remove the signals GT 1 and GT 2, completing the cycle.

Режим "запись в параллель". В этом режиме на ША (9) устанавливают адрес требуемой ячейки и по окончании переходных процессов устанавливают сигнал стробирования адреса на линии 15 АДР СТБ, подтверждая достоверность адреса (фиг. 3). После опознания адреса страницами, например первой (быстрой) и второй (медленной), последние устанавливают сигналы ПОДТВ 1 и ПОДТВ 2. В результате на линии 13 ПОДТВ устанавливается сигнал, информирующий процессор или УУШ о приеме адреса страницами. После этого процессор или УУШ устанавливает сигнал записи на линии 16 ЗП, информирующий страницы памяти о достоверности данных на ШД 11 и инициирующий страницы на операцию записи. После завершения операции записи первой (быстрой) страницей она снимает сигнал ПОДТВ 1 и устанавливает сигнал ГТ 1. После завершения операции записи второй (медленной) страницей она снимает сигнал ПОДТВ 2 и устанавливает сигнал ГТ 2. Снятие сигнала с системой линии 13 ПОДТВ и установление сигнала на линии 13 ГТ вызывает срабатывание элемента 8 и установление сигнала на линии ПОДТВ ЦП, информирующего процессор или УУШ о завершении операции записи самой медленной из страниц. Затем цикл завершается аналогично режиму "запись при чтении". Record in parallel mode. In this mode, the address of the desired cell is set on the SHA (9) and, at the end of the transient processes, the address gating signal is set on line 15 of the STB ADR, confirming the accuracy of the address (Fig. 3). After the address is recognized by pages, for example, the first (fast) and second (slow), the latter set the signals ATPT 1 and ATPT2. As a result, a signal informing the processor or SUSH about the reception of the address by the pages is set on the ATPT line 13. After that, the processor or the USH sets the write signal on line 16 of the RFP, informing the memory pages about the reliability of the data on the SD 11 and initiating the pages for the write operation. After the recording operation is completed with the first (fast) page, it removes the HTLR 1 signal and sets the signal of GT 1. After the recording operation is completed with the second (slow) page, it removes the HTLR signal 2 and sets the signal of GT 2. Removing the signal from the system of the 13 SLR line and setting the signal on line 13 of the GT, element 8 is triggered and a signal is established on the PWT line of the CPU, informing the processor or SUSH about the completion of the write operation of the slowest of the pages. Then the cycle ends similarly to the "write while reading" mode.

Claims (2)

1. УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ДАННЫХ ПРИ ПАРАЛЛЕЛЬНОМ КОПИРОВАНИИ ИНФОРМАЦИИ, содержащее схему сравнения, причем вход адреса начала страницы устройства подключен к первому информационному входу схемы сравнения, отличающееся тем, что, с целью повышения быстродействия, в него введены блок запоминания информации, элемент 2И - ИЛИ - НЕ, элемент И - НЕ, элемент ИЛИ и сумматор, причем адресный вход устройства подключен к второму информационному входу схемы сравнения и к первому информационному входу сумматора, второй информационный и стробирующий вход которого подключены соответственно к входу адреса начала страницы и к входду стробирования адреса устройства, вход стробирования адреса устройства подключен к стробирующему входу схемы сравнения, третий информационный вход которой подключен к входу адреса конца страницы устройства, входы разрешения записи и разрешения чтения устройства подключены к первым входам первой группы элемента 2И - ИЛИ - НЕ и элемента И - НЕ соответственно, вход "Запись при чтении" устройства подключен к первому входу второй группы элемента 2И - ИЛИ - НЕ и к второму входу элемента И - НЕ, выход готовности соединен с выходом готовности блока буферизации данных, первым входом элемента ИЛИ и вторым входом второй группы элемента 2И - ИЛИ - НЕ, выход подтверждения готовности устройства подключен к выходу подтверждения готовности блока буферизации данных и второму входу элемента ИЛИ, выход которого подключен к выходу индикации завершения работы устройства, вход записи устройства подключен к второму входу первой группы элемента 2И - ИЛИ - НЕ, третий вход первой группы и выход которого подключены соответственно к входу чтения устройства и к входу записи блока буферизации данных, вход чтения устройства подключен к третьему входу элемента И - НЕ, выход которого подключен к входу чтения блока буферизации данных, вход выборки и адресный вход которого подключены соответственно к выходу схемы сравнения и к выходу сумматора. 1. DEVICE FOR DATA DISTRIBUTION AT PARALLEL COPYING OF INFORMATION, containing a comparison circuit, the input of the address of the beginning of the page of the device connected to the first information input of the comparison circuit, characterized in that, in order to improve performance, an information storage unit is inserted into it, element 2I - OR - NOT, the AND element is NOT, the OR element and the adder, and the address input of the device is connected to the second information input of the comparison circuit and to the first information input of the adder, the second information and strobe the input input of which is connected respectively to the input of the address of the beginning of the page and to the input of the gate of the device address, the input of the gate of the address of the device is connected to the gate input of the comparison circuit, the third information input of which is connected to the input of the address of the end of the page of the device, the write permission and read read permission inputs are connected to the first the inputs of the first group of element 2I - OR - NOT and the element AND - NOT, respectively, the "Write when reading" input of the device is connected to the first input of the second group of element 2I - OR - NOT and to the second input of the AND element - NOT, the readiness output is connected to the ready output of the data buffering unit, the first input of the OR element and the second input of the second group of the 2I - OR - NOT element, the readiness confirmation output of the device is connected to the readiness confirmation output of the data buffering unit and the second input of the element OR, the output of which is connected to the output indicating the completion of the operation of the device, the recording input of the device is connected to the second input of the first group of element 2I - OR - NOT, the third input of the first group and the output of which are connected Accordingly, to the read input of the device and to the write input of the data buffering unit, the read input of the device is connected to the third input of the AND - NOT element, the output of which is connected to the read input of the data buffering unit, the sample input and address input of which are connected respectively to the output of the comparison circuit and to the output adder. 2. Устройство по п. 1, отличающееся тем, что блок буферизации данных содержит оперативную память и два формирователя импульсов, причем адресный вход и информационный вход-выход оперативной памяти подключены соответственно к адресному входу и информационному входу-выходу блока, вход записи блока подключен к входу записи оперативной памяти и к первым входам первого и второго формирователей импульсов, вход чтения блока подключен к вторым входам первого и второго формирователей импульсов и к входу чтения оперативной памяти, вход выборки блока подключен к третьим входам формирователей импульсов и к входу выборки оперативной памяти, выходы первого и второго формирователей импульсов подключены соответственно к выходам готовности и подтверждения готовности блока. 2. The device according to claim 1, characterized in that the data buffering unit contains RAM and two pulse shapers, the address input and the information input / output of the RAM being connected respectively to the address input and the information input / output of the unit, the recording input of the unit is connected to the input of the memory record and to the first inputs of the first and second pulse shapers, the block read input is connected to the second inputs of the first and second pulse shapers and to the read memory input, the sample input is and connected to the third input of the pulse and to the input of the sample RAM, the outputs of the first and second pulse generators are connected respectively to the outputs of availability and readiness acknowledgment block.
SU4801183 1990-03-14 1990-03-14 Device for data distribution at parallel copying of data RU2020563C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU4801183 RU2020563C1 (en) 1990-03-14 1990-03-14 Device for data distribution at parallel copying of data

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU4801183 RU2020563C1 (en) 1990-03-14 1990-03-14 Device for data distribution at parallel copying of data

Publications (1)

Publication Number Publication Date
RU2020563C1 true RU2020563C1 (en) 1994-09-30

Family

ID=21501316

Family Applications (1)

Application Number Title Priority Date Filing Date
SU4801183 RU2020563C1 (en) 1990-03-14 1990-03-14 Device for data distribution at parallel copying of data

Country Status (1)

Country Link
RU (1) RU2020563C1 (en)

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1. Журавский Д.А. и др. Организация управления расширенной памятью для процессора КР580ИК80А. Микропроцессорные средства и системы, 1988, N 4, с.87. *
2. Авторское свидетельство СССР N 845157, кл. G 06F 13/06, 1979. *

Similar Documents

Publication Publication Date Title
US4733386A (en) Method of writing file data into a write-once type memory device
US5187792A (en) Method and apparatus for selectively reclaiming a portion of RAM in a personal computer system
CA1152212A (en) Main storage configuration control system
US5893135A (en) Flash memory array with two interfaces for responding to RAS and CAS signals
JPH0746507B2 (en) Dual port read / write memory
US5210847A (en) Noncacheable address random access memory
JPS5821308B2 (en) Look-ahead control device
US3609665A (en) Apparatus for exchanging information between a high-speed memory and a low-speed memory
RU2020563C1 (en) Device for data distribution at parallel copying of data
US6938118B1 (en) Controlling access to a primary memory
JPS6145272B2 (en)
JPS5953631B2 (en) storage controller
US4628450A (en) Data processing system having a local memory which does not use a directory device with distributed resident programs and a method therefor
JPH0778231A (en) Memory card
JPS58201157A (en) Control circuit of bank memory
JPH01309159A (en) Multi-port memory
RU2179332C1 (en) Computer system
JPS6126700B2 (en)
JPH0743668B2 (en) Access control device
SU1260955A1 (en) Device for addressing memory
RU1810891C (en) Multichannel equipment to exchange data between modules of computer system
SU1500662A1 (en) Memory
JP2526893B2 (en) Semiconductor memory device
JPS61161560A (en) Memory device
JPS62154286A (en) Write access system for rewritable memory