KR0138440B1 - A device for communication data in multiprocessing system - Google Patents
A device for communication data in multiprocessing systemInfo
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Abstract
본 발명은 하나의 통신 마스터 중앙처리장치가 통제하여 각 보드별 중앙처리장치가 데이타 통신을 하기 전에 통신 허가를 받아야 하고 허가받은 쪽의 보드 중앙처리장치가 통신메모리에 접근할 수 있도록 한 다중 중앙처리장치 제어장치에서의 보드간 통신장치에 관한 것이다.The present invention is controlled by one communication master central processing unit, so that each board central processing unit must receive a communication permission before performing data communication, and the board central processing unit of the authorized side can access the communication memory. It relates to a board-to-board communication device in the device controller.
이러한 본 발명의 목적은 제1 및 제2중앙처리장치의 통신 허가 요청신호가 입력되면 우선순위에 따라 통신 허가 제어신호를 발생하는 통신제어 마스터 중앙처리장치와, 통신제어 마스터 중앙처리장치의 통신 허가 제어신호와 제1 및 제2중앙처리장치의 제어신호를 논리연산하는 제어신호 발생부와, 제어신호 발생부의 제어신호에 따라 제1 및 제2중앙처리장치의 데이타를 선택하는 데이타 제어부와, 상기 제어신호에 따라 제1 및 제2중앙처리장치의 어드레스를 선택하는 어드레스 제어부와, 상기 제어신호에 따라 데이타 제어부의 데이타를 기록하고 어드레스 제어부의 어드레스에 대응되는 데이타를 인출하여 해당 중앙처리장치에 인가하는 통신 메모리를 구비함으로써 달성된다.The object of the present invention is that the communication control master central processing unit for generating a communication permission control signal according to the priority when the communication permission request signal of the first and second central processing unit is input, and the communication permission of the communication control master central processing unit A control signal generator for logically operating the control signal and the control signals of the first and second central processing apparatuses, a data controller for selecting data of the first and second central processing apparatuses according to the control signals of the control signal generator; An address control unit for selecting addresses of the first and second central processing units according to the control signal, recording data of the data control unit according to the control signal, and extracting data corresponding to the address of the address control unit and applying the same to the central processing unit; It is achieved by having a communication memory.
Description
제1도는 본 발명에 따른 다중 중앙처리시스템의 보드간 통신장치를 도시한 블럭도.1 is a block diagram showing an inter-board communication apparatus of a multiple central processing system according to the present invention.
제2도는 제1도에 도시된 어드레스 제어부의 상세 블럭도.FIG. 2 is a detailed block diagram of the address control unit shown in FIG.
제3도는 제1도에 도시된 제어신호 발생부의 상세 구성도이다.FIG. 3 is a detailed configuration diagram of the control signal generator shown in FIG.
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10,20:중앙처리장치30:통신제어 마스터 중앙처리장치10, 20: central processing unit 30: communication control master central processing unit
40:제어신호 발생부50:데이타 제어부40: control signal generator 50: data controller
60:어드레스 제어부70:통신 메모리60: address control unit 70: communication memory
본 발명은 다중 중앙처리장치(CPU:Central Processing Unit)의 제어장치에 관한 것으로, 특히 하나의 통신 마스터 중앙처리장치가 통제하여 각 보드별 중앙처리장치가 데이타 통신을 하기 전에 통신 허가를 받아야 하고, 허가 받은 쪽의 보드 중앙처리장치가 통신 메모리에 접근할 수 있도록 한 다중 중앙처리시스템의 보드간 통신장치에 관한 것이다.The present invention relates to a control device of a multiple central processing unit (CPU), and in particular, one communication master central processing unit controls and requires a communication permission before each board central processing unit performs data communication, It relates to the board-to-board communication of multiple central processing systems that allows the board central processing unit on the authorized side to access the communication memory.
종래의 다중 중앙처리장치 구조를 갖는 제어장치에서의 보드간 통신방법은 양방향 메모리(DUAL PORT RAM)나 시리얼 통신(RS232C)을 이용하여 데이타를 통신하였다.In the conventional board-to-board communication method of a control device having a multiple CPU structure, data is communicated using a bidirectional memory (DUAL PORT RAM) or a serial communication (RS232C).
즉, 양방향 메모리를 이용하여 데이타 통신을 할 경우 제1 및 제2중앙처리장치는 어드레스 멀티플렉서 및 데이타 멀티플렉서를 통해 일정한 비율로 양방향 메모리를 억세스하여 데이타 통신을 하게 된다.That is, when performing data communication using the bidirectional memory, the first and second central processing apparatuses access the bidirectional memory at a constant rate through the address multiplexer and the data multiplexer to perform data communication.
예를 들어, 하나의 인에이블 신호가 제1중앙처리장치에 인가되면 제2중앙처리장치에는 상기 인에이블 신호가 반전되어 인가되므로 제1중앙처리장치는 동작하게 되고, 제2중앙처리장치는 디스에이블된다.For example, when one enable signal is applied to the first central processing apparatus, the enable signal is inverted and applied to the second central processing apparatus, so that the first central processing apparatus is operated, and the second central processing apparatus is disabled. Is enabled.
따라서, 동작되는 제1중앙처리장치는 어드레스 멀티플렉서와 데이타 멀티프렉서를 통한 후 양방향 메모리를 통해 통신하게 된다.Thus, the operated first central processing apparatus communicates through the address multiplexer and the data multiplexer and then through the bidirectional memory.
또한, 제1중앙처리장치에 디스에이블 신호가 인가되면 제2중앙처리장치에는 상기 디스에이블 신호가 반전되어 인에이블 신호로 인가되므로 제1중앙처리장치는 디스에이블되고, 제2중앙처리장치만 동작하여 어드레스 멀티플렉서와 데이타 멀티플렉서를 통해 양방향 메모리를 억세스하게 된다.In addition, when the disable signal is applied to the first central processing apparatus, the disable signal is inverted and applied to the second central processing apparatus as an enable signal, so that the first central processing apparatus is disabled, and only the second central processing apparatus is operated. Bi-directional memory is accessed through the address multiplexer and the data multiplexer.
한편, 시리얼 통신(RS232C)을 이용하여 데이타 통신을 할 경우에는 RS232C 포트를 통해 제1중앙처리장치와 제2중앙처리장치가 데이타 통신을 하게 된다.On the other hand, in case of data communication using serial communication (RS232C), the first central processing unit and the second central processing unit communicate data through the RS232C port.
그러나 이러한 종래의 다중 중앙처리장치 제어장치의 데이타 통신방법은 양방향 메모리를 이용할 경우에는 메모리 용량이 작아 많은 양의 데이타 통신이 불가능한 문제점이 있었으며, 시리얼 통신을 이용할 경우에는 직렬 통신이므로 데이타 량이 많을 때는 통신 속도가 늦다는 문제점이 있었다.However, the data communication method of the conventional multi-processor controller has a problem in that a large amount of data communication is impossible when the bidirectional memory is used. In the case of serial communication, when the data volume is large, communication is required. There was a problem of slow speed.
이에 본 발명은 상기와 같은 종래기술의 제반 문제점을 해결하기 위한 것으로, 본 발명의 목적은 하나의 통신 마스터 중앙처리장치가 통제하여 각 보드별 중앙처리장치가 데이타 통신을 하기 전에 통신 허가를 받아야 하고 허가받은 쪽의 보드 중앙처리장치가 통신 메모리에 접근할 수 있도록 한 다중 중앙처리시스템에서의 보드간 통신장치를 제공하는데 있다.The present invention is to solve the above problems of the prior art, the object of the present invention is controlled by one communication master central processing unit before each board central processing unit must receive a communication permission before the data communication It is intended to provide board-to-board communication in multiple CPUs, allowing the board central processing unit on the authorized side to access the communication memory.
본 발명의 다른 목적은 데이타 통신의 속도를 상승시킴은 물론 통신 메모리의 용량을 용이하게 확장할 수 있도록 한 다중 중앙처리장치의 제어장치에서 보드간 통신장치를 제공하는데 있다.Another object of the present invention is to provide a board-to-board communication apparatus in a control apparatus of a multi-central processing unit to increase the speed of data communication and to easily expand the capacity of a communication memory.
상기와 같은 본 발명의 목적을 달성하기 위한 보드간 통신장치는, 제1, 제2중앙처리장치로부터 각각 발생되는 통신 허가 요청신호를 인가받아 우선 순위에 따라 통신 허가 제어신호를 발생하는 통신제어 마스터 중앙처리장치와, 통신제어 마스터 중앙처리장치에서 발생되는 통신 허가 제어신호와 제1, 제2중앙처리장치에서 각각 발생되는 제어신호를 논리연산하여 제어신호를 발생하는 제어신호 발생부와, 제어신호 발생부에서 발생되는 제어신호에 따라 제1, 제2중앙처리장치에서 각각 발생되는 데이타를 선택하여 출력하는 데이타 제어부와, 제어신호 발생부에서 발생되는 제어신호에 따라 제1, 제2중앙처리장치에서 각각 발생되는 어드레스를 선택하여 출력하는 어드레스 제어부와, 제어신호 발생부에서 발생되는 제어신호에 따라 데이타 제어부에서 출력되는 데이타를 기록하고 어드레스 제어부에서 출력되는 어드레스에 대응되는 데이타를 인출하여 해당 중앙처리장치에 인가하는 통신 메모리로 이루어진다.Board-to-board communication apparatus for achieving the object of the present invention as described above, the communication control master for receiving a communication permission request signal generated from the first and second central processing apparatus, respectively, and generates a communication permission control signal in accordance with the priority. A control signal generator for generating a control signal by logically operating the central processing unit, the communication permission control signal generated in the communication control master central processing unit, and the control signal generated in the first and second central processing units, and the control signal A data controller for selecting and outputting data generated by the first and second central processing apparatuses according to the control signal generated by the generator, and first and second central processing apparatuses according to the control signal generated by the control signal generator. Selects and outputs each address generated by the controller and the data controller according to the control signal generated by the control signal generator. By writing the output data to be drawn, and data corresponding to the address outputted from the address control memory comprises a communication to be applied to the central processing unit.
이하, 첨부된 제1도 내지 제3도를 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 1 to 3.
제1도는 본 발명이 적용된 다중 중앙처리장치 제어장치에서의 보드간 통신장치의 블럭도이다.1 is a block diagram of a board-to-board communication apparatus in a multiple CPU controller according to the present invention.
제1도에 도시된 바와 같이, 본 발명의 장치는 제1도 및 제2중앙처리장치(10)(20)로부터 각각 발생되는 통신 허가 요청신호를 데이타 버스를 통해 인가받아 우선 순위에 따라 통신 허가 제어신호(E)를 발생하는 통신제어 마스터 중앙처리장치(30)와, 통신제어 마스터 중앙처리장치(30)에서 발생되는 통신 허가 제어신호(E)와 제1 및 제2중앙처리장치(10)(20)에서 각각 발생되는 제어신호(C)(D)를 논리연산하여 제어신호를 발생하는 제어신호 발생부(40)와, 제어신호 발생부(40)에서 발생되는 제어신호(G)에 따라 제1 및 제2중앙처리장치(10)(20)에서 각각 발생되는 데이타(H)(I)를 선택하여 출력하는 데이타 제어부(50)와, 제어신호 발생부(40)에서 발생되는 제어신호(G)에 따라 제1, 제2중앙처리장치(10)(20)에서 각각 발생되는 어드레스(H)(I)를 선택하여 출력하는 어드레스 제어부(60)와, 제어신호 발생부(40)에서 발생되는 제어신호(F)에 따라 데이타 제어부(50)에서 출력되는 데이타(J)를 기록하고 어드레스 제어부(60)에서 출력되는 어드레스(K)에 대응되는 데이타를 인출하여 해당 중앙처리장치에 인가하는 통신 메모리(70)로 구성되어 있다.As shown in FIG. 1, the apparatus of the present invention receives a communication permission request signal generated from the first and second central processing apparatuses 10 and 20, respectively, via a data bus to permit communication according to priority. The communication control master central processing unit 30 generating the control signal E, the communication permission control signal E generated by the communication control master central processing unit 30 and the first and second central processing units 10. According to the control signal generator 40 for generating a control signal by performing a logical operation on the control signals C and D generated at 20 and the control signal G generated at the control signal generator 40, respectively. A data control unit 50 for selecting and outputting data H (I) generated in the first and second central processing apparatuses 10 and 20, respectively, and a control signal generated in the control signal generator 40 Address control for selecting and outputting the address H (I) generated in the first and second central processing apparatuses 10 and 20 according to G), respectively. The data J output from the data control unit 50 is recorded according to the control unit F and the control signal F generated by the control signal generation unit 40, and the address K output from the address control unit 60 is recorded. And a communication memory 70 for extracting data corresponding to the data and applying the data to the central processing unit.
여기서, 제어신호 발생부(40)는 제3도에 도시된 바와 같이 통신제어 마스터 중앙처리장치(30)에서 출력되는 통신 허가 신호(E)와 제1중앙처리장치(10)에서 출력되는 제어신호(C)를 논리곱하여 그 결과신호를 출력하는 제1앤드 게이트(41)와, 통신제어 마스터 중앙처리장치(30)로부터 출력되는 통신 허가신호(E)를 위상반전시켜 출력하는 인버터 게이트(42)와, 인버터 게이트(42)에서 출력되는 신호와 제2중앙처리장치(20)에서 출력되는 제어신호(D)를 논리곱하여 그 결과신호를 출력하는 제2앤드 게이트(43)와, 제1 및 제2앤드 게이트(41)(43)에서 각각 출력되는 신호를 논리합하여 그 결과신호를 제어신호(M)로서 발생하는 오아 게이트(44)로 구성된다.Here, the control signal generator 40 is a communication permission signal (E) output from the communication control master central processing unit 30 and the control signal output from the first central processing unit 10 as shown in FIG. Inverting the first end gate 41 for logical multiplication (C) and outputting the resultant signal, and the inverter gate 42 for inverting and outputting the communication permission signal E output from the communication control master central processing unit 30. And a second end gate 43 for performing an AND operation on the signal output from the inverter gate 42 and the control signal D output from the second central processing apparatus 20, and outputting the resultant signal. The OR gates 44 are configured by ORing the signals output from the two-end gates 41 and 43, respectively, and generating the resultant signal as the control signal M. As shown in FIG.
또한 어드레스 제어부(60)는 제2도에 도시된 바와 같이 제어신호 발생부(40)에서 출력되는 제어신호(G)에 따라 제1 및 제2중앙처리장치(10)(20)에서 각각 출력되는 어드레스(H)(I)를 선택하여 출력하는 제1 및 제2어드레스 선택기(61)(62)와, 제1, 제2어드레스 선택기(61)(62)에서 각각 선택되어 출력되는 어드레스를 래치시켜 출력하는 어드레스 래치 버퍼(63)로 구성된다.In addition, as illustrated in FIG. 2, the address controller 60 is output from the first and second central processing apparatuses 10 and 20 according to the control signal G output from the control signal generator 40. The first and second address selectors 61 and 62 and the first and second address selectors 61 and 62 which select and output the address H (I) are latched. The address latch buffer 63 outputs.
이와 같이 구성된 다중 중앙처리장치 제어장치에서의 보드간 통신장치의 작용 및 효과를 설명하면 다음과 같다.The operation and effects of the board-to-board communication apparatus in the multiple CPU processing apparatus configured as described above are as follows.
먼저, 제1 및 제2중앙처리장치(10)(20)는 데이타 통신을 하기 위해 데이타 버스를 통해 통신제어 마스터 중앙처리장치(30)에 각각 통신 허가 요청 신호(A)(B)를 인가한다.First, the first and second central processing units 10 and 20 apply the communication permission request signals A and B to the communication control master central processing unit 30 via the data bus for data communication. .
통신제어 마스터 중앙처리장치(30)는 두 중앙처리장치(10)(20)로부터 각각 통신 허가 요청신호(A)(B)가 입력되어지면 우선순위에 따라 통신 허가 요청신호를 먼저 한 보드의 중앙처리장치에 통신허가 신호를 입력시킴과 아울러 통신허가 제어신호(E)를 제어신호 발생부(40)에 인가한다.The communication control master CPU 30 receives the communication permission request signals A and B from the two CPUs 10 and 20, respectively. The communication permission signal is input to the processing apparatus and the communication permission control signal E is applied to the control signal generator 40.
이때 제어신호 발생부(40)에는 제1 및 제2중앙처리장치(10)(20)에서 각각 출력되는 제어신호(C)(D)도 입력된다.At this time, the control signal generator 40 also receives control signals C and D output from the first and second central processing apparatuses 10 and 20, respectively.
제어신호 발생부(40)는 통신제어 마스터 중앙처리장치(30)에서 출력되는 통신 허가신호(E)와 제1중앙처리장치(10)에서 출력되는 제어신호(C)를 제1앤드 게이트(41)로 논리곱하여 그 결과신호를 오아게이트(44)의 한 입력단에 입력시킨다.The control signal generation unit 40 outputs the communication permission signal E output from the communication control master central processing unit 30 and the control signal C output from the first central processing unit 10 to the first end gate 41. ) And the resultant signal is input to one input terminal of the oragate 44.
아울러 인버터 게이트(42)로 통신제어 마스터 중앙처리장치(30)로부터 출력되는 통신 허가신호(E)를 위상반전시켜 제2앤드 게이트(43)에 입력시키며, 제2앤드 게이트(43)는 인버터 게이트(42)에서 출력되는 신호와 제2중앙처리장치(20)에서 출력되는 제어신호(D)를 논리곱하여 그 결과신호를 오아 게이트(44)의 타 입력단에 입력시킨다.In addition, the inverter permits the phase of the communication permission signal (E) output from the communication control master central processing unit 30 to the gate 42 to be input to the second end gate 43, and the second end gate 43 is the inverter gate. The signal output from (42) is multiplied by the control signal (D) output from the second central processing apparatus 20, and the resultant signal is input to the other input terminal of the OR gate 44.
오아 게이트(44)는 제1 및 제2앤드 게이트(41)(43)에서 각각 출력되는 신호를 논리합하여 그 결과신호로 제어신호(G)(F)를 발생하여 데이타 제어부(50) 및 어드레스 제어부(60)와 통신 메모리(70)에 각각 인가하게 된다.The OR gate 44 combines the signals output from the first and second end gates 41 and 43, respectively, and generates a control signal (G) (F) as a resultant signal to control the data controller 50 and the address controller. 60 and the communication memory 70, respectively.
결론적으로, 데이타 제어부(50) 및 어드레스 제어부(60)와 통신 메모리(70)에 인가되는 제어신호는 통신 메모리(70)의 판독/기록 인에이블 신호와 칩선택신호와 통신허가 된 중앙처리장치(제1중앙처리장치 또는 제2중앙처리장치)에서 출력되는 제어신호(C 또는 D)가 동기되어 인가된다.In conclusion, the control signal applied to the data control unit 50, the address control unit 60, and the communication memory 70 includes a central processing unit that is allowed to communicate with the read / write enable signal and the chip select signal of the communication memory 70. The control signal C or D output from the first central processing unit or the second central processing unit is synchronously applied.
한편, 상기와 같이 제어신호를 인가받은 데이타 제어부(50)는 제1중앙처리장치(10)와 제2중앙처리장치(20)에서 각각 출력되는 데이타(H)(I)를 상기 제어신호의 상태에 따라 선택하여 통신 메모리(70)에 기록 데이타로 인가하게 된다.On the other hand, the data control unit 50 receives the control signal as described above, the data (H) (I) output from the first central processing unit 10 and the second central processing unit 20, respectively, the state of the control signal It selects accordingly and applies it as the recording data to the communication memory 70.
어드레스 제어부(60)는 제어신호 발생부(40)에서 출력되는 제어신호(G)의 상태에 따라 제1중앙처리장치(10)와 제2중앙처리장치(20)에서 각각 출력되는 어드레스(H)(I)를 제1어드레스 선택기(61)와 제2어드레스 선택기(62)로 선택하여 어드레스 래치 버퍼(63)에 각각 입력시킨다.The address control unit 60 outputs an address H output from the first central processing unit 10 and the second central processing unit 20 according to the state of the control signal G output from the control signal generating unit 40. (I) is selected by the first address selector 61 and the second address selector 62 and input to the address latch buffer 63, respectively.
어드레스 래치 버퍼(63)는 제어신호 발생부(40)에서 출력되는 스트로브신호의 클럭에 동기하여 제1 및 제2어드레스 선택기(61)(62)에서 각각 얻어지는 어드레스를 래치시켜 통신 메모리(70)에 판독 어드레스로 인가하게 된다.The address latch buffer 63 latches the addresses obtained by the first and second address selectors 61 and 62 in synchronization with the clock of the strobe signal output from the control signal generator 40 to the communication memory 70. It is applied to the read address.
이에 따라 통신 메모리(70)는 데이타 제어부(50)에서 얻어지는 데이타를 제어신호 발생부(40)에서 출력되는 기록신호에 따라 기록하고, 제어신호 발생부(40)에서 얻어지는 판독 인에이블신호에 따라 어드레스 제어부(60)에서 얻어지는 어드레스로 데이타를 판독하게 되는 것이다.Accordingly, the communication memory 70 writes data obtained from the data control unit 50 in accordance with the recording signal output from the control signal generation unit 40, and addresses the data according to the read enable signal obtained from the control signal generation unit 40. Data is read from the address obtained by the control unit 60.
즉, 통신 메모리의 접근은 통신 허가 제어신호로 통신 허가를 받지 못한 보드의 데이타 버스가 통신 메모리에 접근할 수 없도록 데이타 버퍼를 디스에이블시켜 통신 허가를 받은 보드의 중앙처리장치의 데이타 버스만 통신 메모리에 접근할 수 있도록 하게 된다.That is, the access of the communication memory disables the data buffer so that the data bus of the board that has not been authorized by the communication permission control signal cannot access the communication memory. To make it accessible.
이상에서와 같이 본 발명은 기존과 같이 직렬 통신과 양방향 메모리를 사용하지 않고 통신만을 제어하는 마스터 중앙처리장치를 이용하여 각 보드의 데이타 버스를 통해 어드레스를 발생시키므로 많은 양의 데이타를 빠른 속도로 통신할 수 있는 효과가 있다.As described above, the present invention generates an address through a data bus of each board using a master central processing unit that controls only communication without using serial communication and bidirectional memory as in the past, so that a large amount of data is communicated at high speed. It can work.
아울러 통신 메모리의 어드레스 확장이 용이하기 때문에 통신 메모리의 용량을 용이하게 확장할 수 있는 효과가 있다.In addition, since the address expansion of the communication memory is easy, there is an effect that the capacity of the communication memory can be easily expanded.
Claims (3)
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|---|---|---|---|
| KR1019940036047A KR0138440B1 (en) | 1994-12-22 | 1994-12-22 | A device for communication data in multiprocessing system |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019940036047A KR0138440B1 (en) | 1994-12-22 | 1994-12-22 | A device for communication data in multiprocessing system |
Publications (2)
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| KR960025118A KR960025118A (en) | 1996-07-20 |
| KR0138440B1 true KR0138440B1 (en) | 1998-06-15 |
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ID=19402958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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-
1994
- 1994-12-22 KR KR1019940036047A patent/KR0138440B1/en not_active IP Right Cessation
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| KR960025118A (en) | 1996-07-20 |
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| E701 | Decision to grant or registration of patent right | ||
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