KR100382466B1 - Interface of asynchronous system using fifo - Google Patents

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Abstract

PURPOSE: An interface of an asynchronous system using a FIFO(First Input First Output) is provided to realize all kinds of register interfaces with the FIFO by having a virtual fool signal and reduce a risk for losing data by improving a data transfer rate through simplification of an interface logic structure. CONSTITUTION: A write address controller(231) adds 1 to a write address by inputting a write strobe from a host processor. A read address controller(234) adds 1 to a read address by inputting a read strobe from a local processor. A dual port RAM(232) respectively has the write and the read address writing to the increased address output from the write address controller and reading from the increased address output from the read address controller. A comparator(233) compares the increased address output from the write address controller with the increased address output from the read address controller and outputs a control signal depending on a comparison result.

Description

피포(FIFO)를 이용한 비동기 시스템의 인터페이스Interfaces in Asynchronous Systems Using FIFOs

본 발명은 FIFO(First In First Out)를 이용한 비동기 시스템의 인터페이스에 관한 것으로 특히, 상태 체크(Status Check)를 필요로 하지 않는 레지스터의 경우도 FIFO 인터페이스를 적용할 수 있도록 하는 FIFO를 이용한 비동기 시스템의 인터페이스에 관한 것이다.The present invention relates to an interface of an asynchronous system using FIFO (First In First Out), and more particularly, to an asynchronous system using FIFO that enables the FIFO interface to be applied to a register that does not require a status check. It's about the interface.

일반적으로 비동기 인터페이스는 호스트 프로세서와 주변기기간의 접속에 필요하다. 주변기기들은 호스트와의 인터페이스에 필요한 레지스터의 셋트를 가지고 있으며 이 레지스터들은 각각 독자적인 어드레스를 갖는다.Typically, an asynchronous interface is needed for the connection between the host processor and the peripherals. Peripherals have a set of registers needed to interface with the host, each of which has its own address.

제 1 도는 일반적인 레지스터 인터페이스를 이용한 호스트와의 비동기 인터페이스의 구성도로써 호스트 프로세서(1)는 어드레스 디코더(2)를 통해 원하는 레지스터에 데이타를 쓰거나 읽는다.1 is a block diagram of an asynchronous interface with a host using a general register interface. The host processor 1 writes or reads data into a desired register through the address decoder 2.

또한 인터페이스 레지스터부(6)는 시스템에 따라 레지스터의 종류나 갯수가 정해지며 호스트 프로세서(1)로 부터 데이타를 로컬 프로세서(4)나 필요한 기능블록에 전달하거나 반대로 로컬 프로세서(4)로 부터 필요한 정보(상태 데이타 혹은 리드백 데이타)를 로컬 프로세서 어드레스 디코더(5)를 통해 호스트 프로세서(1)에 전달한다.In addition, the interface register section 6 determines the type and number of registers according to the system, and transfers data from the host processor 1 to the local processor 4 or necessary functional blocks or vice versa. (Status data or readback data) is transmitted to the host processor 1 through the local processor address decoder 5.

상기 호스트 프로세서(1)가 데이타를 쓸 경우에는 로컬 프로세서(4)에 이를 알릴 필요가 있으므로 인터럽트 발생부(3)를 통해 인터럽트를 생성시킨다.When the host processor 1 writes data, it is necessary to inform the local processor 4 of the data, thereby generating an interrupt through the interrupt generator 3.

상기 호스트 프로세서(1)가 데이타를 라이트 하는 순간 라이트 상태는 디저블(Disable)되며 로컬 프로세서(4)의 인터럽트 처리가 모두 끝난후 다시 인에이블(Enable) 상태로 된다.As soon as the host processor 1 writes data, the write state is disabled. After the interrupt processing of the local processor 4 is completed, the write state is enabled again.

상기 인터페이스 레지스터부(6)의 레지스터는 두가지 종류가 있는데 첫번째는 상태 바이트를 가지고 있어서 호스트 프로세서(1)가 상태 바이트를 체크하여 인에이블일 경우에만 데이타를 쓸수 있는 구조를 갖는다.There are two types of registers of the interface register section 6, the first of which has a status byte so that the host processor 1 can write data only when the host byte 1 is enabled by checking the status byte.

이러한 상태는 호스트 프로세서(1)가 데이타를 쓰자마자 디저블 되고 이후에로컬 프로세서(4)에 의해 인에이블 된다.This state is disabled as soon as the host processor 1 writes data and is subsequently enabled by the local processor 4.

두번째는 상태 바이트를 갖지 않는 경우로 호스트 프로세서(1)가 원할때 무조건 라이트 할수 있다.The second is that it does not have a status byte, which the host processor 1 can write to when it wants.

이런 레지스터는 보통 로컬 프로세서가 아닌 내부기능 블록에 의해 직접 사용된다.These registers are usually used directly by internal function blocks, not the local processor.

또한 첨부된 도면을 참조하여 종래 기술에 따른 FIFO를 이용한 호스트와의 비동기 인터페이스를 설명하면 다음과 같다.In addition, the asynchronous interface with a host using a FIFO according to the prior art with reference to the accompanying drawings as follows.

제 2 도는 종래의 FIFO를 이용한 호스트와의 비동기 인터페이스의 구성블록도로써, 호스트 프로세서(21)는 어드레스 디코더(22)를 통해 FIFO(23)나 상태 바이트 없는 인터페이스 레지스터(24)에 데이타를 쓰거나 읽는다.2 is a block diagram of an asynchronous interface with a host using a conventional FIFO. The host processor 21 writes or reads data to the FIFO 23 or the interface register 24 without a status byte through the address decoder 22. .

반대로 로컬 프로세서(25)로 부터 로컬 프로세서 어드레스 디코더(26)를 통해 필요한 정보를 호스트 프로세서(21)로 전달한다.On the contrary, necessary information is transmitted from the local processor 25 to the host processor 21 through the local processor address decoder 26.

상기 FIFO(23)의 풀신호(Full Signal)는 라이트 상태로 사용되며 엠프티 신호(Empty Signal)는 로컬 프로세서(25)에 인터럽트로 사용된다.The full signal of the FIFO 23 is used in the write state, and the empty signal is used as an interrupt to the local processor 25.

여기서 FIFO(23)의 구성을 더욱 상세히 설명하면 다음과 같다.Herein, the configuration of the FIFO 23 will be described in more detail.

제 3 도는 FIFO(23)의 상세 구성블록도로써 호스트 프로세서(21)로 부터의 라이트 스트로브(Write Strobe) 입력에 의해 라이트 어드레스를 1 증가시키는 라이트 어드레스 제어부(231)와, 로컬 프로세서(25)로 부터의 리드 스트토브(Read Strobe) 입력에 의해 리드 어드레스를 1 증가시키는 리드 어드레스 제어부(234)와, 상기 라이트 어드레스 제어부(231)에서 출력하는 증가된 어드레스에 라이트 하고상기 리드 어드레스 제어부(234)에서 출력하는 증가된 어드레스에서 리드하는 라이트와 리드 어드레스를 각각 갖는 듀얼 포트 램(232)과, 상기 라이트 어드레스 제어부(231)에서 출력하는 증가된 라이트 어드레스와 상기 리드 어드레스 제어부(234)에서 출력하는 증가된 리드 어드레스를 비교하여 그 비교결과에 따른 제어신호를 출력하는 비교부(233)로 구성된다.3 is a detailed block diagram of the FIFO 23. The write address control unit 231 increases the write address by 1 by the write strobe input from the host processor 21, and the local processor 25. The read address control unit 234 increases the read address by a read strobe input from the read address, and writes an increased address output from the write address control unit 231 to the read address control unit 234. A dual port RAM 232 having a write and a read address respectively read at an increased address to output, an increased write address output from the write address control unit 231 and an increased write address from the read address control unit 234. And a comparator 233 for comparing the read addresses and outputting a control signal according to the result of the comparison.

이와 같이 구성된 종래 기술에 따른 FIFO의 라이트 어드레스 제어부(231)는 라이트 스트로브 입력을 받아서 듀얼 포트 램(232)의 라이트 어드레스를 하나 증가시킨다.The write address controller 231 of the FIFO according to the prior art configured as described above receives the write strobe input and increases the write address of the dual port RAM 232 by one.

그리고 리드 어드레스 제어부(234)는 리드 스트로브 입력을 받아서 듀얼 포트 램(232)의 리드 어드레스를 하나 증가시킨다.The read address controller 234 receives the read strobe input and increases the read address of the dual port RAM 232 by one.

그러면 비교부(233)는 상기 증가된 라이트 어드레스와 리드 어드레스를 비교하여 두 어드레스가 같을 경우 풀 신호 또는 엠프티 신호를 발생시킨다.Then, the comparison unit 233 compares the increased write address and the read address and generates a full signal or an empty signal when the two addresses are the same.

상기 풀 신호는 FIFO(23)의 라이트 상태로 사용되며 엠프티 신호는 로컬 프로세서(25)에 데이타가 입력되었다는 입터럽트 신호를 사용한다.The full signal is used in the write state of the FIFO 23 and the empty signal uses an interrupt signal indicating that data is input to the local processor 25.

상기와 같이 구성된 종래의 FIFO를 이용한 호스트와의 비동기 인터페이스의 인터페이스 레지스터 중에서 상태 바이트가 없는 경우 데이타를 한번 쓸때마다 이를 프로세서가 처리할때 까지 기다려야 할 필요가 없는 잇점이 있는 반면에 FIFO가 풀인 상태에서도 데이타를 계속 라이트 하여 데이타를 잃어버릴 수 있어 비동기 시스템에서 FIFO 인터페이스를 사용하지 못하는 문제점이 발생된다.If there is no status byte in the interface register of the asynchronous interface with the host using the conventional FIFO configured as described above, there is an advantage that the processor does not have to wait until the data is processed once, while the FIFO is full. Data can be lost by constantly writing to it, which causes problems with the FIFO interface in asynchronous systems.

본 발명은 상기와 같은 종래의 FIFO를 이용한 비동기 시스템의 인터페이스의문제점을 해결하기 위하여 안출한 것으로, 상태 레지스터가 없는 경우에도 데이타를 잃어버릴 위험을 최소화 하면서 FIFO 인터페이스를 적용할 수 있는 FIFO를 이용한 비동기 시스템의 인터페이스를 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the interface of the asynchronous system using the conventional FIFO as described above, asynchronous using a FIFO that can apply the FIFO interface while minimizing the risk of data loss even if there is no status register The purpose is to provide an interface for the system.

상기 목적을 달성하기 위한 본 발명의 FIFO를 이용한 비동기 시스템의 인터페이스의 특징은 라이트, 리드 제어부의 제어에 의해 듀얼 포트램의 라이트, 리드 어드레스를 각각 증가시키고 비교부는 상기 증가된 라이트 어드레스와 리드 어드레스를 비교하여 상기 비교결과에 따라 제어신호 출력하는 에프아이에프오 인터페이스에 있어서, 상기 라이트 어드레스와 리드 어드레스를 비교하여 두 어드레스 차이가 풀 오프셋 이하이면 가상 풀 신호를 발생하여 데이타를 잃어버리지 않도록 하기 위한 비교부를 더 부가하여 구성됨에 있다.A feature of the interface of the asynchronous system using the FIFO of the present invention for achieving the above object is to increase the write and read address of the dual port RAM by the control of the write and read control unit, and the comparison unit to increase the write address and read address In the F.F interface which compares and outputs a control signal according to the comparison result, the comparator is further configured to generate a virtual full signal when the two addresses are less than the full offset by comparing the write address with the read address so as not to lose data. In addition to the configuration.

이하, 첨부된 도면을 참조하여 본 발명에 따른 FIFO를 이용한 비동기 시스템의 인터페이스를 상세히 설명하면 다음과 같다.Hereinafter, an interface of an asynchronous system using a FIFO according to the present invention will be described in detail with reference to the accompanying drawings.

제 4 도는 본 발명에 따른 가상 풀 신호를 갖는 FIFO의 구성블록도로써, 호스트 프로세서로 부터의 라이트 스트로브 입력에 의해 라이트 어드레스를 하나 증가시켜 출력하는 라이트 어드레스 제어부(41)와 로컬 프로세서로 부터의 리드 스트로브 입력에 의해 리드 어드레스를 하나 증가시켜 출력하는 리드 어드레스 제어부(45)와 라이트 와리드 어드레스를 각각 갖고 상기 라이트 어드레스 제어부(41)에서 출력된 어드레스에 라이트 하고 상기 리드 어드레스 제어부(45)에서 출력된 어드레스에서 리드하는 듀얼 포트램(42)과, 상기 라이트 어드레스 제어부(41)에서 출력된 라이트 어드레스와, 상기 리드 어드레스 제어부(45)에서 출력된리드 어드레스를 비교하여 두 어드레스가 같을 경우 실제 풀 신호(Actual Full Signal)과 엠프티 신호(Empty Signal)를 출력하는 제 1 비교부(43)와, 상기 라이트 어드레스 제어부(41)에서 출력된 라이트 어드레스와 상기 리드 어드레스 제어부(45)에서 출력된 리드 어드레스를 비교하여 두 어드레스 차이가 풀 오프셋(Full Offset) 이하가 되면 가상 풀 신호를 출력하는 제 2 비교부(44)로 구성된다.4 is a block diagram of a FIFO having a virtual full signal according to the present invention. The write address control unit 41 and a write address from a local processor output a write address incremented by a write strobe input from a host processor. A read address controller 45 and a write warpage address each having a read address incremented and outputted by a strobe input are respectively written to the address output from the write address controller 41 and output from the read address controller 45. When the two addresses are the same by comparing the dual port RAM 42 reading from the address, the write address output from the write address control section 41, and the read address output from the read address control section 45, the actual full signal ( A first ratio for outputting an actual full signal) and an empty signal; The unit 43 compares the write address output from the write address control unit 41 with the read address output from the read address control unit 45 and the virtual full signal when the difference between the two addresses becomes less than or equal to the full offset. It consists of a second comparator 44 for outputting.

상기와 같이 구성된 본 발명의 가상 풀 신호를 갖는 FIFO는 라이트 스트로브 입력을 받아 라이트 어드레스 제어부(41)는 듀얼 포트램(42)의 라이트 어드레스를 하나 증가시킨다.The FIFO having the virtual full signal of the present invention configured as described above receives the write strobe input and the write address controller 41 increases the write address of the dual port RAM 42 by one.

또한 리드 어드레스 제어부(45)는 리드 스트로브 입력을 받아 듀얼 포트램(42)의 리드 어드레스를 하나 증가시킨다.In addition, the read address controller 45 receives the read strobe input and increases the read address of the dual port RAM 42 by one.

그리고 제 1 비교부(43)는 상기 증가된 라이트 어드레스와 리드 어드레스를 비교하여 두 어드레스가 같을 경우 실제 풀 신호와 엠프티 신호를 발생시키고 제 2 비교부(44)는 상기 증가된 라이트 어드레스와 리드 어드레스를 비교하여 두 어드레스의 차이가 임의의 풀 오프셋 이하가 되면 가상 풀 신호를 발생시킨다.The first comparator 43 compares the increased write address with the read address to generate an actual full signal and an empty signal when the two addresses are the same, and the second comparator 44 generates the increased write address and read address. Compare the addresses and generate a virtual full signal when the difference between the two addresses falls below a certain full offset.

상기 제 1 비교부(43)에서 생성된 실제 풀 신호는 라이트 어드레스 제어부(41)에 의해 내부적으로만 이용되고 제 2 비교부(44)에서 생성된 상기 가상 풀 신호는 호스트 프로세서가 참조하는 라이트 상태신호로 이용된다.The actual full signal generated by the first comparator 43 is used only internally by the write address controller 41 and the virtual full signal generated by the second comparator 44 is a write state referenced by the host processor. Used as a signal.

상기 풀 오프셋 값은 상태 바이트가 없는 레지스터의 갯수에 의해 결정된다.The full offset value is determined by the number of registers without a status byte.

이는 호스트 프로세서가 가상 풀 신호가 엑티브(Active)된 후에 상태 바이트가 없는 레지스터에 데이타를 라이트 하더라도 데이타를 잃지 않도록 하기 위함이다.This is to ensure that the host processor does not lose data even if it writes data to a register without a status byte after the virtual pull signal is active.

상기 가상 풀 신호가 엑티브 되면 라이트 상태가 디저블(Disable)되므로 상태 바이트가 있는 레지스터의 경우 라이트 하지 못한다.When the virtual full signal is activated, the write state is disabled, so that the register with the status byte cannot be written.

상기 가상 풀 신호가 엑티브 되더라도 내부 라이트 어드레스 제어부(41)는 실제 풀 신호가 엑티브 되기전까지는 라이트 어드레스를 증가시키며 이때 데이타를 쓰더라도 데이타를 잃지는 않는다.Even if the virtual full signal is activated, the internal write address control unit 41 increases the write address until the actual full signal is activated. At this time, the data is not lost even if the data is written.

즉, 가상 풀 신호의 사용은 실제 풀 상태와 가상 풀 상태 사이에 약간의 마진(Margin)을 두어 데이타를 잃을 위험을 줄이고자 하는데 있다.In other words, the use of the virtual pool signal is intended to reduce the risk of data loss by placing some margin between the real pool state and the virtual pool state.

상기에서 살펴본 바와 같이 본 발명에 따른 FIFO를 이용한 비동기 시스템의 인터페이스는 가상 풀 신호를 갖아 모든 종류의 레지스터 인터페이스를 FIFO를 사용하여 구현할 수 있고 인터페이스 로직구조가 간편해지며 데이타의 전송률도 개선되어 데이타를 잃어 버릴 위험이 줄어든다.As described above, the interface of the asynchronous system using the FIFO according to the present invention has a virtual pull signal, so that all kinds of register interfaces can be implemented using the FIFO, the interface logic structure is simplified, and the data transfer rate is improved to lose data. The risk of discarding is reduced.

또한 PC용 각종 카드를 비롯한 모든 비동기 인터페이스가 필요한 시스템에 적용 가능하다.It can also be applied to systems that require all asynchronous interfaces, including various cards for PCs.

제 1 도는 일반적인 레지스터 인터페이스를 이용한 호스트와의 비동기 인터페이스의 구성도1 is a block diagram of an asynchronous interface with a host using a general register interface

제 2 도는 종래 기술에 따른 FIFO를 이용한 호스트와의 비동기 인터페이스의 구성블록도2 is a block diagram of an asynchronous interface with a host using a FIFO according to the prior art

제 3 도는 제 2 도에 따른 FIFO의 상세 구성블록도3 is a detailed block diagram of the FIFO according to FIG.

제 4 도는 본 발명에 따른 가상풀 신호를 갖는 FIFO의 구성블록도4 is a block diagram of a FIFO having a virtual pull signal according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

41 : 라이트 어드레스 제어부 42 : 듀얼 포트 램41: write address control unit 42: dual port RAM

43, 44 : 비교부 45 : 리드 어드레스 제어부43, 44: comparison unit 45: read address control unit

Claims (2)

라이트, 리드 제어부의 제어에 의해 듀얼 포트램의 라이트, 리드 어드레스를 각각 증가시키고 비교부는 상기 증가된 라이트 어드레스와 리드 어드레스를 비교하여 상기 비교결과에 따라 제어신호 출력하는 에프아이에프오 인터페이스에 있어서;In the F.F.O interface, the write and read addresses of the dual port RAM are increased by the control of the write and read controllers, and the comparator compares the increased write address and read address and outputs a control signal according to the comparison result. 상기 라이트 어드레스와 리드 어드레스를 비교하여 두 어드레스 차이가 풀 오프셋 이하이면 가상 풀 신호를 발생하여 데이타를 잃어버리지 않도록 하기 위한 비교부를 더 부가함을 특징으로 하는 FIFO를 이용한 비동기 시스템의 인터페이스.And a comparator for generating a virtual full signal so as not to lose data when the two addresses are less than the full offset by comparing the write address with the read address. 제 1 항에 있어서,The method of claim 1, 상기 풀 오프셋 값은 상태 바이트가 없는 레지스터의 갯수에 의해 결정됨을 특징으로 하는 FIFO를 이용한 비동기 시스템의 인터페이스.The full offset value is determined by the number of registers without a status byte.
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