JPS63196968A - Input/output controller - Google Patents
Input/output controllerInfo
- Publication number
- JPS63196968A JPS63196968A JP2927687A JP2927687A JPS63196968A JP S63196968 A JPS63196968 A JP S63196968A JP 2927687 A JP2927687 A JP 2927687A JP 2927687 A JP2927687 A JP 2927687A JP S63196968 A JPS63196968 A JP S63196968A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- asynchronous
- interface
- synchronous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔礪要〕
この発明は、処理装置と入出力制御装置と入出力装置と
で構成されるシステムにおいて、処理装置の動作形態（
アクセス方式）、即ち同期式、非同期式に応じてそれぞ
れ入出力制御装置が構成され、例えば同期式の入出力制
御装置を非同期式の処理装置に動作形態を変更する場合
、その目的の外部回路を必要とするということを解決す
るために、入出力制御装置に同期、非同期を選択する選
択回路を設けである。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention provides a system that includes a processing device, an input/output control device, and an input/output device.
In other words, input/output control devices are configured according to synchronous and asynchronous access methods. For example, when changing the operation form of a synchronous input/output control device to an asynchronous processing device, the external circuit for that purpose must be In order to solve this problem, the input/output control device is provided with a selection circuit for selecting synchronous or asynchronous.
この発明は、入出力制御装置に係り、特にマイクロプロ
セッサに接続されている入出力制御装置に関するもので
ある。The present invention relates to an input/output control device, and particularly to an input/output control device connected to a microprocessor.
処理装置、例えばマイクロプロセッサに接続される入出
力制御装置（以後Ｉ１０コントローラと記す）は、マイ
クロプロセッサの有するバスインターフェースに適合し
たものが必要である。然しＩ１０コントローラの機能面
から、バスインターフェースとは無関係に選択され、後
にバスインタフェースを適合させるために、外部回路を
Ｉ１０コントローラ側に付加するといった手段を用いる
ことがあり、同期／非同期式のインターフェースを有す
るＩ１０コントローラ°が要求されている。An input/output control device (hereinafter referred to as an I10 controller) connected to a processing device, such as a microprocessor, needs to be compatible with the bus interface of the microprocessor. However, due to the functionality of the I10 controller, it is selected independently of the bus interface, and in order to adapt the bus interface later, means such as adding an external circuit to the I10 controller side may be used, and synchronous/asynchronous interfaces may be selected. An I10 controller with an I10 controller is required.
従来、マイクロプロセッサに接続されるＩ１０コントロ
ーラは、入出力装置を制御すると云う点においては入出
力装置インタフェースの統一がなされているため、どれ
も同じである。然しこのＩ１０コントローラも、同一の
入出力装置を制御するとはいえ機部的には違っている。Conventionally, all I10 controllers connected to a microprocessor are the same in that they control input/output devices because the input/output device interface is unified. However, although this I10 controller controls the same input/output device, it is mechanically different.
一方、接続されるマイクロプロセッサのバスインタフェ
ースは、同期方式、非同期方式と太き（異なっている。On the other hand, the bus interfaces of connected microprocessors are synchronous and asynchronous (different types).
従って、同期式、非同期式に適合したそれぞれのＩ１０
コントローラを必要としている。Therefore, each I10 suitable for synchronous type and asynchronous type
Needs a controller.
上記したように、Ｉ１０コントローラがマイクロプロセ
ッサのバスインターフェースに適合していればよいが、
若しバスインターフェースが異なっていた場合に、この
適合を図るために外部回路等を付加せねばならないとい
う問題がある。As mentioned above, it is only necessary that the I10 controller is compatible with the microprocessor's bus interface.
If the bus interfaces are different, there is a problem in that an external circuit or the like must be added to achieve this compatibility.
この発明は上記従来の状況から、非同期、同期方式の両
バスインターフェースを簡易な構成で有する入出力制御
装置を提供することを目的とするものである。SUMMARY OF THE INVENTION In view of the above-mentioned conventional situation, it is an object of the present invention to provide an input/output control device having both asynchronous and synchronous bus interfaces with a simple configuration.
第１図は本発明の原理図であり、１はマイクロプロセッ
サ、２はＩ１０コントローラ、３は入出力装置、４はメ
モリ、５はシステムクロック発生源である。この発明で
は、Ｉ１０コントローラ２にシステムクロック発生源５
から入力されるシステムクロック信号Ａと非同期方式の
場合に入力されるバス制御信号Ｂとをバスインタフェー
スセレクト信号Ｃによって選択する選択回路２−１が設
けである。FIG. 1 is a diagram showing the principle of the present invention, where 1 is a microprocessor, 2 is an I10 controller, 3 is an input/output device, 4 is a memory, and 5 is a system clock generation source. In this invention, the I10 controller 2 has a system clock generation source 5.
A selection circuit 2-1 is provided which selects a system clock signal A input from the bus interface select signal C and a bus control signal B input in the case of an asynchronous system.
バスインタフェースセレクト信号Ｃが例えばオン状態の
時に、選択回路２−１が非同期インターフェースを有効
にし、信号Ｃがオフ状態になると、同期インターフェー
スを有効にする。For example, when the bus interface selection signal C is on, the selection circuit 2-1 enables the asynchronous interface, and when the signal C becomes off, the selection circuit 2-1 enables the synchronous interface.
非同期インターフェースを有効にすると、ｌノＯコント
ローラ２は、データの読み／書きをバス制御信号Ｂで行
い、転送終了を応答信号としてマイクロプロセッサへ送
る。同期インターフェースが有効となるとシステムクロ
ックによってデータの授受をする。When the asynchronous interface is enabled, the I/O controller 2 reads/writes data using the bus control signal B, and sends the completion of transfer as a response signal to the microprocessor. When the synchronous interface is enabled, data is exchanged using the system clock.
第２図は本発明による入出力制御装置を示す回路図であ
る。第１図と同一箇所は同符号を用いる。FIG. 2 is a circuit diagram showing an input/output control device according to the present invention. The same reference numerals are used for the same parts as in Fig. 1.
この発明の特徴は第２図の一点鎖線で囲んだ部分にあり
、まずその説明をする。The feature of this invention lies in the area surrounded by the dashed line in FIG. 2, and will be explained first.
選択回路２−１にシステムクロック信号Ａと、アンドゲ
ート２−２を介してバス制御信号Ｂとが入力されている
。これら信号Ａ、Ｂは、バスインターフェースセレクト
信号Ｃによって有効／無効が決定される。即ち、信号Ｃ
が論理゛１′であると、信号Ｂ即ち、非同期の場合がオ
ン状態、論理′１゛ として出力される。従って、アン
ドゲート２−３の再入力は論理゛１゛ となり、アンド
ゲート２−３は論理°１′を出力し、応答信号をマイク
ロプロセッサ１に送る。A system clock signal A and a bus control signal B are input to the selection circuit 2-1 via an AND gate 2-2. The validity/invalidity of these signals A and B is determined by the bus interface select signal C. That is, signal C
When the signal B is a logic ``1'', the signal B, that is, the asynchronous case is in an on state and is output as a logic ``1''. Therefore, the re-input of the AND gate 2-3 becomes a logic ``1'', and the AND gate 2-3 outputs a logic ``1'' and sends a response signal to the microprocessor 1.
若し、信号Ｃが論理゛０′を出力すると、信号Ａがオン
状態となり、アンドゲート２−３は応答信号をマイクロ
プロセッサ１に送出しない。上記したように鎖線部分は
動作をする。If the signal C outputs a logic ``0'', the signal A is turned on and the AND gate 2-3 does not send a response signal to the microprocessor 1. As described above, the dashed line portion operates.
まず、システムクロック信号Ａが選択された場合、即ち
、同期式のマイクロプロセッサを使用する場合、データ
の書込みは、書込み信号りとＩ１０セレクト信号Ｆとが
ゲート回路２−４を介してアンドゲート２−５に入力さ
れる。このアンドゲート２−５には、論理°１゛ の信
号Ａとアドレス信号Ｇが入力され、信号Ａ即ち、システ
ムクロックのタイミングでデータＣを書込みレジスタ２
−６にセットする。First, when the system clock signal A is selected, that is, when a synchronous microprocessor is used, data is written by inputting the write signal and the I10 select signal F via the gate circuit 2-4 to the AND gate 2-4. -5 is input. The AND gate 2-5 receives a logic signal A of 1 and an address signal G, and writes data C to the register 2 at the timing of the signal A, that is, the system clock.
Set to -6.
読取りを行うと、読取り信号ＥとＩ１０セレクト信号Ｆ
とシステムクロック信号Ａとによってゲート回路２−７
を介し、ゲート回路２−８が「通」状態となり、読取り
レジスタ２−９の内容を読取る。When reading, read signal E and I10 select signal F
and system clock signal A to gate circuit 2-7.
, the gate circuit 2-8 enters the "pass" state and reads the contents of the read register 2-9.
即ち、システムクロック信号が選択されると、このシス
テムクロック信号によって読み／ＩＦきが行われ、Ｉ１
０コントローラ２は同期インターフェースとなる。That is, when the system clock signal is selected, reading/IF is performed by this system clock signal, and I1
0 controller 2 becomes a synchronous interface.
非同期式のマイクロプロセッサを使用して書込み／読取
りをする場合には、バス制御信号Ｂを用いて、アドレス
とデータの有効／無効を示し、入出力装置から返ってく
る応答信号によってバスサイクルを終了すると云う方式
であり、バス制御信号Ｂを選択すると、書込みレジスタ
２−６と読取りレジスタ２−９がバス制御信号Ｂで制御
され、又応答信号は、上記したようにアンドゲート２−
３で作成される。When writing/reading using an asynchronous microprocessor, the bus control signal B is used to indicate the validity/invalidity of the address and data, and the bus cycle is terminated by the response signal returned from the input/output device. When the bus control signal B is selected, the write register 2-6 and the read register 2-9 are controlled by the bus control signal B, and the response signal is sent to the AND gate 2-9 as described above.
Created in 3.
なお、制御部１０は入出力装置インタフェースを作成し
て入出力装置ｉ１３を制御する。上記説明はマイクロプ
ロセッサとＩ１０コントローラおよび入出力装置をそれ
ぞれ１台として説明を行ったが、複数台であっても何等
支障されないことは云うまでもない。Note that the control unit 10 creates an input/output device interface and controls the input/output device i13. Although the above explanation has been made assuming that the microprocessor, I10 controller, and input/output device are each one, it goes without saying that there will be no problem even if there are a plurality of them.
以上の説明から明らかなように、この発明によれば、入
出力制御装置に接続され名処理装置のバスインターフニ
ーに対する適合は、バスインターフニーセレクト信号を
入力するのみにて行え、処理装置の動作形態に入出力制
御装置を適合させる上できわめて有効な効果を発揮する
。As is clear from the above description, according to the present invention, adaptation of the processing device connected to the input/output control device to the bus interface can be achieved by simply inputting the bus interface select signal, and the processing device operates. This is extremely effective in adapting the input/output control device to the configuration.
第１図は本発明の原理図を示すブロック図、第２図は本
発明による入出力制御装置を示す回路図である。
図において、１はマイクロプロセッサ、２はＩ１０コン
トローラ、２−１は選択回路、３は入出力装置を示す。
ノド３６９月、、！Ｔ里１ηや巧両１フ゛Ｏツ７Ｇ口第
１図
２トーＲトｄＲｒ＝ｔｓ ７ｔ７）婆’ｌｆＤ’１Ａｉ
ｌｔｔｊｔ目ｎ８り第２図FIG. 1 is a block diagram showing the principle of the present invention, and FIG. 2 is a circuit diagram showing an input/output control device according to the present invention. In the figure, 1 is a microprocessor, 2 is an I10 controller, 2-1 is a selection circuit, and 3 is an input/output device. Nodo 36 September...! T ri 1η and Takumi Ryo 1 FOTS 7 G mouth
lttjtth n8ri Figure 2
Claims (1)
う入出力制御装置（２）内に前記処理装置（１）のアク
セス形態即ち同期／非同期方式に応じてバス制御を選択
する選択回路（２−１）を備えことを特徴とする入出力
制御装置。In the input/output control device (2) connected to the processing device (1) and controlling the input/output device (3), there is a selection for selecting bus control according to the access mode of the processing device (1), that is, synchronous/asynchronous method. An input/output control device comprising a circuit (2-1).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2927687A JPS63196968A (en) | 1987-02-10 | 1987-02-10 | Input/output controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2927687A JPS63196968A (en) | 1987-02-10 | 1987-02-10 | Input/output controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63196968A true JPS63196968A (en) | 1988-08-15 |
Family
ID=12271752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2927687A Pending JPS63196968A (en) | 1987-02-10 | 1987-02-10 | Input/output controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63196968A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5175820A (en) * | 1990-08-31 | 1992-12-29 | Advanced Micro Devices, Inc. | Apparatus for use with a computing device controlling communications with a plurality of peripheral devices including a feedback bus to indicate operational modes |
-
1987
- 1987-02-10 JP JP2927687A patent/JPS63196968A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5175820A (en) * | 1990-08-31 | 1992-12-29 | Advanced Micro Devices, Inc. | Apparatus for use with a computing device controlling communications with a plurality of peripheral devices including a feedback bus to indicate operational modes |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB2171230A (en) | Using 8-bit and 16-bit modules in a 16-bit microprocessor system | |
| KR860009351A (en) | I / O control system | |
| JPS63196968A (en) | Input/output controller | |
| KR920002830B1 (en) | Direct memory access controller | |
| KR960001271B1 (en) | Data path control apparatus in input/output processor for ticom | |
| JPS6361351A (en) | Data transfer method | |
| JPS6269348A (en) | Data transfer device | |
| JPS63311553A (en) | Synchronization control system microprocessor peripheral circuit | |
| JPH0624908Y2 (en) | Data transfer control device | |
| JPH04330541A (en) | Common data transfer system | |
| JPH053018B2 (en) | ||
| JPS62262170A (en) | Data transfer system | |
| JPH0340164A (en) | Answer signal control circuit | |
| JPH01245350A (en) | Wait control system | |
| JPS61234447A (en) | Bus acuisition controller | |
| JPS63226755A (en) | Data transfer circuit | |
| JPS63201810A (en) | Time system for information processing system | |
| JPH03226850A (en) | External auxiliary storage controller | |
| JPS60169962A (en) | Memory access control system | |
| JPH02307149A (en) | Direct memory access control system | |
| JPH0581445A (en) | Microcomputer lsi | |
| JPH04130917A (en) | Electronic disk device | |
| JPH07121483A (en) | Shared memory access control circuit | |
| JPH06161945A (en) | Memory data transfer device | |
| JPH03161845A (en) | Information processor |