KR100272050B1 - Data comtrolling method - Google Patents
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Abstract
Description
본 발명은 데이터 제어방법에 관한 것으로, 특히 제어장치가 메모리에 저장된 데이터를 제어할 때 제어장치에 이 데이터가 노출되지 않도록 하는 데이터 제어방법에 관한 것이다.The present invention relates to a data control method, and more particularly, to a data control method such that the data is not exposed to the control device when the control device controls the data stored in the memory.
일반적으로 제어장치가 메모리에 저장된 데이터를 제어하기 위해서는 그 메모리에 연결된 데이터 버스를 통하여 데이터를 읽게된다.In general, the controller reads data through a data bus connected to the memory in order to control the data stored in the memory.
그런데, 이 경우 보통 데이터 버스는 다른 많은 디바이스들과 공통적으로 사용하게 되므로, 데이터의 내용이 곧바로 제어장치에 노출될 수밖에 없는 것이다.However, in this case, since the data bus is commonly used in common with many other devices, the contents of the data are directly exposed to the control device.
그러므로, 이를 방지하기 위해서는 또 다른 제어장치가 필요로 하게되고, 각 데이터가 저장된 영역에 따라 별도의 여러 개의 메모리 디바이스가 사용되어야 한다.Therefore, to prevent this, another control device is required, and separate memory devices must be used according to areas in which each data is stored.
따라서, 이를 구현하기 위해서는 다수개의 디바이스들이 더 구비되어야 하므로 회로 자체의 크기가 증가됨은 물론 그에 따른 제품의 원가상승이 동반되며, 아울러 다수개의 제어장치에 의해 메모리 디바이스를 제어하므로 일관성 있는 제어가 힘들게 되는 문제점이 있다.Therefore, in order to implement this, since a plurality of devices must be further provided, the size of the circuit itself is increased and the cost of the product is accompanied. Also, since the memory devices are controlled by a plurality of controllers, it is difficult to achieve consistent control. There is a problem.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여, 하나의 메모리에 저장된 데이터를 또다른 메모리에 옮겨서 저장할 시 제어장치와 연결된 데이터 버스의 연결을 끊고, 하나의 메모리에서 읽어들인 데이터를 임시 버퍼에 기록한 다음 또다른 메모리의 해당 어드레스에 이를 기록함으로써 제어장치에 이를 노출시키지 않도록 하는 데이터 제어방법를 제공하는데 그 목적이 있다.Accordingly, in order to solve the above problem, the present invention disconnects the data bus connected to the control device when transferring data stored in one memory to another memory and stores data read from one memory into a temporary buffer. It is then an object to provide a data control method that does not expose it to the control device by writing it to the corresponding address of another memory.
본 발명의 또 다른 목적은, 하나의 메모리에 저장된 데이터를 또다른 메모리에 옮겨서 저장할 시 제어장치와 연결된 데이터 버스의 연결을 끊고, 제어장치로부터 인가되는 어드레스 데이터를 하나의 메모리와 또다른 메모리에 동시에 인가하여 곧바로 메모리의 데이터를 다른 메모리의 해당 영역에 기록함으로써 이 또한 제어장치에 데이터를 노출시키지 않도록 하는데 목적이 있다.Another object of the present invention is to disconnect the data bus connected to the control device when transferring data stored in one memory to another memory and storing the address data applied from the control device to one memory and another memory at the same time. It is also intended to prevent the data from being exposed to the control device by applying and writing the data of the memory directly to the corresponding area of another memory.
제1도는 본 발명을 실현하기 위한 데이터 제어장치의 일실시예를 나타낸 블럭도.1 is a block diagram showing an embodiment of a data control apparatus for implementing the present invention.
제2도는 본 발명을 실현하기 위한 데이터 제어장치의 또다른 실시예를 나타난 블록도.2 is a block diagram showing another embodiment of a data control apparatus for implementing the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 제어장치 200, 500 : 데이터 제어부100: control device 200, 500: data control unit
210 : 인에블 제어부 220, 510 : 양방향 3상태 버퍼210: enable
230 : 3상태 래치 240 : 3상태 버퍼230: tri-state latch 240: tri-state buffer
300, 400 : 메모리 500 : 데이터 제어부300, 400: memory 500: data control unit
520 : 제어부520: control unit
이와 같은 목적을 실현하기 위한 본 발명 데이터 제어방법은, 메모리에 저장된 데이터를 또다른 메모리에 옮겨서 저장할 시 제어장치와 메모리간에 연결된 데이터 버스의 연결을 끊고, 그 메모리에서 읽어들인 데이터를 임시 버퍼에 기록한 다음 또다른 메모리의 해당 어드레스에 이를 기록하여 제어장치에 읽어들인 데이터를 노출시키지 않도록 수행함을 특징으로 한다.In the data control method of the present invention for realizing the above object, when the data stored in the memory is transferred to another memory, the data control method disconnects the data bus connected between the control device and the memory, and writes the data read from the memory to the temporary buffer. The data is then written to a corresponding address of another memory so as not to expose the read data to the control device.
이와 같이 수행되는 본 발명을 실현하기 위한 데이터 제어장치의 실시예에 대한 동작을 제1도를 참조하여 상세히 설명한다.The operation of the embodiment of the data control apparatus for realizing the present invention performed as described above will be described in detail with reference to FIG.
제어장치(100)의 제어에 의해 제1 메모리(300)에 저장된 데이터를 다른 영역 즉, 제2 메모리(400)에 옮겨서 저장하고자 할 때, 데이터 제어부(200)의 인에이블 제어부(210)는 상기 제어 장치(100)로부터 출력되는 제어신호(CTL)와 주소(AB)를 인가받아 이를 해독하여 제어신호(CTL)가 읽기 명령이고 주소(AB)가 읽을수 없도록 지정한 영역을 가리키고 있으면 양방향 3상태 버퍼(220)를 디스에이블 시킬 수 있도록 하는 제어신호(C1)를 발생한다.When the data stored in the
이로 인해 상기 양방향 3상태 버퍼(220)는 디스에이블되어 제어장치와 제1 메모리간(300)에 연결된 데이터 버스(DB1, DB2)는 끊어지게 된다.As a result, the bidirectional tri-state
이후, 상기 제어장치(100)는 어드레스 버스(AB)를 통해 제1 메모리(300)에 저장된 해당 영역의 데이터를 읽어들일 수 있는 어드레스 데이터를 제1 메모리(300)에 인가하게 되는데, 이와 동시에 인에이블 제어부(210)는 제어장치(100)의 제어신호(CTL)에 의해 상기 제1 메모리(300)를 인에이블 시키기 위한 인에이블 신호(C4)를 제1 메모리(300)에 인가한다.Thereafter, the
따라서, 제1 메모리(300)에 저장된 데이터중 어드레스 데이터에 해당하는 영역의 데이터가 읽혀지게 되며, 이때 상기 인에이블 제어부(210)는 3상태 래치(230)를 제어신호(C2)에 의하여 인에이블 시킴으로써 상기 제1 메모리(300)에서 읽혀진 데이터는 데이터 버스(DB2)를 통해 3상태 래치(230)에 일시 저장된다.Therefore, the data of the area corresponding to the address data among the data stored in the
상기 3상태 래치(230)에 데이터가 저장되면 제어장치(100)는 3상태 래치(230)에 저장된 데이터를 제2 메모리(400)에 저장하기 위한 영역을 지시하는 어드레스 데이터를 어드레스 버스(AB)를 통해 인가하게 된다.When data is stored in the tri-state
이때, 상기 인에이블 제어부(210)는 제1 메모리(300)를 제어신호(C4)에 의해 디스에이블시킴과 아울러 제2 메모리(400)를 제어신호(C5)에 의해 인에이블 시킴으로써 데이터 버스(DB3)를 통해 3상태 래치(230)에 저장된 데이터를 제2 메모리(400)에 기록할 수 있게 된다.In this case, the enable
따라서, 상기 제어장치와 메모리(300, 400)간에는 데이타 버스가 완전히 끊겨있게 되므로 제어장치(100)로의 데이터 노출을 방지하게 된다.Therefore, since the data bus is completely disconnected between the control device and the
한편, 제1 메모리(300)에 저장된 데이터를 제어장치가 읽어들이는 경우에는, 먼저 제어장치(100)가 제어신호(CTL)와 주소(AB)를 데이터 제어부(200)의 인에이블 제어부(210)로 인가하고, 인에이블 제어부(210)는 이를 해독하여 제어신호(CTL)가 읽기 명령이고 주소(AB)가 읽는 것이 허용된 데이터 영역을 가리키고 있으면 인에이블 제어부(210)는 양방향 3상태 버퍼(220)를 인에이블 시킬 수 있도록 제어신호(C1)를 발생한다.On the other hand, when the control device reads the data stored in the
이로 인해 제어장치(100)와 제1 메모리(300) 사이의 데이터 버스(DB1)와 데이터 버스(DB2)는 서로 연결된다.As a result, the data bus DB1 and the data bus DB2 between the
이때, 3상태 래치(230) 및 3상태 버퍼(240), 그리고 제2 메모리(400)는 인에이블 제어부(210)의 제어신호(C2, C3, C5)에 의해 디스에이블 된다.In this case, the tri-state
이후, 제어장치(100)는 어드레스 버스(AB)를 통하여 어드레스를 인가하면 제1 메모리(300)에 기록된 해당 영역의 데이터는 양방향 3상태 버퍼(220)를 통하여 제어장치(100)에 입력된다.Thereafter, when the
또한, 제2 메모리(400)의 데이터를 제1 메모리(300)에 옮겨 적을때는 데이터 제어부(200)의 3상태 버퍼(240)만을 인에이블 시킨 상태에서 제2 메모리(400)를 인에이블 시켜 어드레스 데이터에 의해 데이터를 읽은 다음 3상태 버퍼(240)에 이를 일시 저장한다.In addition, when the data of the
이후, 제2 메모리(400)를 디스에이블 시킨 상태에서 제1 메모리(300)를 인에이블 시킴과 아울러 어드레스 데이터를 인가함으로써 3상태 래치(230)에 일시 저장된 데이터를 제1 메모리(300)에 저장할 수 있게 된다.Subsequently, the
한편, 제2 메모리(400)에 저장된 데이터를 제어장치(100)가 읽어들이는 경우에는, 먼저 제어장치(100)가 제어신호(CTL)와 주소(AB)를 데이터 제어부(200)의 인에이블 제어부(210)로 인가하고, 인에이블 제어부(210)는 이를 해독하여 제어신호(CTL)가 읽기 명령이고 주소(AB)가 읽는 것이 허용된 데이터 영역을 가리키고 있으면 인에이블 제어부(210)는 양방향 3상태 버퍼(220)를 인에이블 시킬 수 있도록 제어신호(C1)를 발생함과 아울러 3상태 버퍼(240)를 인에이블 시킬 수 있는 제어신호(C3)를 발생한다.On the other hand, when the
이로 인해 제어장치(100)와 제2 메모리(400) 사이의 데이터 버스들(DB1, DB2, DB3)은 서로 연결된다.As a result, the data buses DB1, DB2, and DB3 between the
이때, 3상태 래치(230) 및 제1 메모리(300)는 인에이블 제어부(210)의 제어신호(C2, C4)에 의해 디스에이블 된다.At this time, the tri-state
이후, 제어장치(100)는 어드레스 버스(AB)를 통하여 어드레스를 인가하면 제2 메모리(400)에 기록된 해당 영역의 데이터는 3상태 버퍼(240)와 양방향 3상태 버퍼(220)를 통하여 제어장치(100)에 입력된다.Subsequently, when the
이로 인해 각 메모리(300, 400)에 저장된 데이터를 제어장치가 읽어들일 수 있게된다.As a result, the controller can read data stored in each of the
마찬가지로 제어장치(100)가 각 메모리(300, 400)에 데이터를 저장할 때에도 데이터를 쓸 수 있는 영역과 쓸 수 없는 영역으로 구분해서 각 메모리를 사용할 수 있다.Similarly, even when the
본 발명의 또다른 목적을 실현하기 위한 데이터 제어방법은, 메모리에 저장된 데이터를 또다른 메모리에 옮겨서 저장할 시 제어장치와 메모리간에 연결된 데이터 버스의 연결을 끊고, 제어장치로부터 인가되는 어드레스 데이터에 의해 기록하고자하는 메모리를 인에이블시켜 어드레스 데이터를 인가한 후 데이터를 읽을 메모리를 인에이블 시켜 읽혀진 데이터를 곧바로 기록하고자 하는 메모리에 인가하여 제어장치에 읽어들인 데이터를 노출시키지 않도록 수행함을 특징으로 한다.A data control method for realizing another object of the present invention, when the data stored in the memory is transferred to another memory and stored, disconnects the data bus connected between the control device and the memory, and writes by address data applied from the control device. After enabling the desired memory to apply the address data, enable the memory to read the data to be applied immediately to the memory to write the data to be read so as not to expose the data read to the control device.
이와 같이 수행되는 본 발명을 실현하기 위한 데이터 제어장치의 실시예에 대한 동작을 제2도를 참조하여 상세히 설명한다.The operation of the embodiment of the data control apparatus for realizing the present invention performed as described above will be described in detail with reference to FIG.
제어장치(100)의 제어에 의해 제1 메모리(300)에 저장된 데이터를 다른 영역 즉, 제2 메모리(400)에 옮겨서 저장하고자 할 때, 데이타 제어부(500)의 제어부(520)는 상기 제어 장치(100)로부터 출력되는 제어신호(CTL)와 주소(AB1)를 인가받아 이를 해독하여 제어신호(CTL)가 읽기 명령이고 주소(AB1)가 읽을 수 없도록 지정한 영역을 가리키고 있으면 양방향 3상태 버퍼(510)를 디스에이블 시킬 수 있도록 하는 제어신호(C1)를 발생한다.When the data stored in the
이로 인해 상기 양방향 3상태 버퍼(510)는 디스에이블되어 제어장치와 제1 메모리(300)간에 연결된 데이터 버스(DB1, DB2)는 끊어지게 된다.As a result, the bidirectional tri-state
이후, 제어부(520)는 제1 메모리(300)에 인에이블 제어신호(C2)를 인가하여 제1 메모리(300)를 인에이블시킨 다음 제어장치(100)로부터 어드레스 버스(AB1)로 인가되는 어드레스 데이터를 어드레스 버스(AB2)를 통해 제1 메모리(300)로 인가 함으로써 해당 영역의 데이터를 읽게된다.Subsequently, the
이와 동시에 제어부(520)는 제어장치(100)로부터 출력되는 제어신호(CTL)에 의해 제2 메모리(400)를 인에이블 시킬 수 있는 제어신호(C3)를 제2 메모리(400)로 인가한다.At the same time, the
이로 인해 제2 메모리(400)는 인에이블됨과 아울러 제어장치(100)로부터 출력되는 어드레스 데이터를 제어부(520)를 통해 인가 받아 상기 제1 메모리(300)로 부터 읽혀진 데이터를 즉각적으로 해당 영역에 기록하게 된다.As a result, the
마찬가지로 제2 메모리(400)에 저장된 데이터를 제1 메모리(300)로 옮겨 적을 경우에도 상기의 동작과정 동일하므로 설명은 생략한다.Similarly, when the data stored in the
한편, 제1 메모리(300)에 저장된 데이터를 제어장치(100)가 읽어들이는 경우에는, 먼저 제어장치(100)가 제어신호(CTL)와 주소(AB1)를 데이터 제어부(500)의 제어부(520)로 인가하게 되면, 제어부(520)는 양방향 3상태 버퍼(510)를 인에이블 시킬 수 있도록 제어신호(C1)를 발생한다.Meanwhile, when the
이로 인해 제어장치(100)와 제1 메모리(300) 사이의 데이터 버스(DB1)와 데이터 버스(DB2)는 서로 연결된다.As a result, the data bus DB1 and the data bus DB2 between the
이후, 제어장치(100)는 어드레스 버스(AB1)를 통하여 어드레스를 인가하면 제어부(300)는 데이터 버스(AB2)를 통하여 어드레스 데이터를 제1 메모리(300)에 인가하게 되고, 해당 영역의 데이터는 양방향 3상태 버퍼(510)를 통하여 제어장치(100)에 입력된다.Thereafter, when the
이때, 제2 메모리(400)는 디스에이블 되어 있다.At this time, the
또한, 제2 메모리(400)에 저장된 데이터론 제어장치(100)가 읽어들이는 경우에도 상기의 동작과정과 동일하므로 굳이 설명은 생략한다.In addition, since the
제1도의 인에이블 제어부(210)와 제2도의 제어부(520)는 간단한 조합회로로 구성할 수 있으며 이와 같이 본 발명은 하나의 메모리에서 또하나의 메모리로 제어장치에 노출 없이 데이터를 옮겨 적을 때 이를 위한 별다른 디바이스가 필요하지 않게되어 회로의 크기를 줄일 수 있을 뿐만 아니라 이로 인한 원가절감의 효과가 있다.The enable
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970052809A KR100272050B1 (en) | 1997-10-15 | 1997-10-15 | Data comtrolling method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970052809A KR100272050B1 (en) | 1997-10-15 | 1997-10-15 | Data comtrolling method |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990031909A KR19990031909A (en) | 1999-05-06 |
KR100272050B1 true KR100272050B1 (en) | 2000-11-15 |
Family
ID=19522771
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970052809A KR100272050B1 (en) | 1997-10-15 | 1997-10-15 | Data comtrolling method |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100272050B1 (en) |
-
1997
- 1997-10-15 KR KR1019970052809A patent/KR100272050B1/en not_active IP Right Cessation
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---|---|
KR19990031909A (en) | 1999-05-06 |
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