KR20000059845A - High speed memory device having minimized data read access time - Google Patents

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Abstract

PURPOSE: A high-speed memory device is provided to minimize a data reading access time by directly transmitting a data being recorded in memory core block to an output pipe line without passing through a memory core block. CONSTITUTION: A semiconductor memory device includes a memory core block(210), an input pipe line block(220), an output pipe line block(230) and a switch part(240). The input pipe line block(220) inputs many recording data being serially input from external part to the memory core block in parallel. The output pipe line block(230) inputs many reading data being generated from the memory core block, and serially outputs the input reading data. The switch(240) connects an output line of the input pipe line to the input line of the output pipe line block. Thereby, the high-speed memory device minimizes a data reading access time by directly transmitting a data being recorded in memory core block to an output pipe line without passing through a memory core block.

Description

데이터 독출 억세스 시간이 최소화된 고속 메모리 장치{High speed memory device having minimized data read access time}High speed memory device having minimized data read access time

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 데이터 독출 억세스 시간이 최소화된 고속 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a high speed memory device having a minimum data read access time.

외부 시스템이 고속화됨에 따라 이에 부응하여 최근에는 고속 메모리 장치가 개발되고 있다. 최근 개발된 고속 메모리 장치 중 램버스 디램(Rambus DRAM)은 일반적인 디램과는 다르게, 데이터 입출력 장치로서 복수개의 파이프 라인 블록들을 구비한다.Recently, high speed memory devices have been developed in response to the increasing speed of external systems. Among the recently developed high speed memory devices, Rambus DRAMs, unlike general DRAMs, have a plurality of pipeline blocks as data input / output devices.

도 1은 일반적인 램버스 디램의 입출력 회로를 보여주는 블록도로서, 도면 참조부호 "110"은 메모리 코아 블록을, "120"은 입력 파이프 라인 블록을, "130"은 출력 파이프 라인 블록을, "WDn"은 기입 데이터를, "RDn"은 독출 데이터를 각각 나타낸다.1 is a block diagram illustrating an input / output circuit of a general Rambus DRAM, in which reference numeral “110” denotes a memory core block, “120” denotes an input pipeline block, “130” denotes an output pipeline block, and “WDn” Denotes write data, and " RDn " denotes read data, respectively.

도 1을 참조하면, 입력 파이프 라인 블록(120)은 직렬로 입력되는 복수개의 기입 데이터(WDn)를 상기 메모리 코아 블록(110)으로 병렬로 입력하고, 상기 출력 파이프 라인 블록(130)은 메모리 코아 블록(110)으로부터 병렬로 출력되는 복수개의 독출 데이터(RDn)를 직렬로 바꾸어 출력한다.Referring to FIG. 1, an input pipeline block 120 inputs a plurality of write data WDn inputted in series to the memory core block 110 in parallel, and the output pipeline block 130 is a memory core. The plurality of read data RDn outputted in parallel from the block 110 are outputted in series.

이와 같은 구성을 가지는 램버스 디램에 있어서, 기입 명령어가 입력된 후 독출 명령어가 입력되면 독출 동작을 먼저 수행하고 난 뒤 기입 동작을 수행하게 된다. 메모리 코아 블록으로의 실질적인 기입 동작은 실질적인 기입 명령(RETIRE)이 입력될 때 수행되며, 특히 다른 형태의 동작들을 원활히 하기 위해서 다른 형태의 동작들이 없을 때 수행된다. 그러나, 기입 후 독출을 위해 입력되는 어드레스가 직전에 기입된 어드레스와 동일한 경우에는 반드시 기입 동작을 먼저 수행하게 된다.In the Rambus DRAM having such a configuration, when a read command is input after a write command is input, a read operation is performed first and then a write operation is performed. Substantial write operations to the memory core block are performed when a substantial write command (RETIRE) is input, especially when there are no other types of operations to facilitate other types of operations. However, if the address inputted for reading after writing is the same as the address written immediately before, the writing operation is always performed first.

그런데, 종래의 일반적인 구성에 의하면, 기입 후 동일 어드레스의 데이터를 독출하는데 소요되는 시간이 증가되는 문제점이 있다. 이를 도 2의 타이밍도를 참조하여 설명한다.However, according to the conventional general configuration, there is a problem in that the time required to read data of the same address after writing is increased. This will be described with reference to the timing diagram of FIG. 2.

도 2는 도 1에 도시된 종래 램버스 디램의 데이터 기입과 독출 동작에 소요되는 시간을 설명하기 위해 도시한 타이밍도이다.FIG. 2 is a timing diagram illustrating a time required for data writing and reading operations of the conventional Rambus DRAM shown in FIG. 1.

도 2를 참조하면, 독출을 위해 입력되는 어드레스가 상기 기입 어드레스와 동일한 경우, 기입 명령어(WRITE)가 입력되고 난 뒤 일정 시간 예컨대, 시스템 클럭 6 싸이클 후에, 실질적인 기입 명령(RETIRE)이 발생된다. 이에 의해, 도 1의 입력 파이프 라인 블록(120)으로 입력된 데이터(Din)는 도 1의 메모리 코아 블록(110)으로 기입된다. 그리고난 뒤, 동일한 어드레스를 지정하는 독출 명령어(READ)가 입력되면 일정 시간 예컨대, 시스템 클럭 8 싸이클 후에 기입된 어드레스와 동일한 어드레스의 데이터를 독출(Dout)하게 된다.Referring to FIG. 2, when the address input for reading is the same as the write address, a substantial write command RETIRE is generated after a predetermined time, for example, after 6 cycles of the system clock, after the write command WRITE is input. As a result, the data Din input to the input pipeline block 120 of FIG. 1 is written to the memory core block 110 of FIG. 1. Then, when a read command READ specifying the same address is input, data of the same address as the address written after a predetermined time, for example, after eight cycles of the system clock, is read out.

이와 같이 종래의 기술에 의하면, 일정 어드레스에 데이터를 기입한 후 동일한 어드레스의 데이터를 읽어내는데에는, 독출을 위해 메모리 코아 블록을 억세스하는 시간 이외에도, 실질적인 기입 명령이 발생되는 시간이 더 필요하다. 현재 일반적으로 사용되고 있는 램버스 디램의 경우를 예로 들면, 도 2에 도시된 바와 같이, 데이터 독출을 위해서는 기입 명령어 입력 시점으로부터 총 20 싸이클의 시간이 소요된다.As described above, according to the related art, in order to read data of the same address after writing data to a certain address, in addition to the time of accessing the memory core block for reading, a time for generating a substantially write command is required. For example, in the case of the Rambus DRAM which is generally used now, as shown in FIG. 2, a total of 20 cycles are required from the time of inputting a write command to read data.

본 발명이 이루고자하는 기술적 과제는, 데이터 억세스 시간이 최소화된 고속 메모리 장치를 제공하는 것이다.An object of the present invention is to provide a high speed memory device with a minimum data access time.

도 1은 일반적인 램버스 디램의 입출력 회로를 보여주는 블록도이다.1 is a block diagram illustrating an input / output circuit of a general Rambus DRAM.

도 2는 도 1에 도시된 종래 램버스 디램의 데이터 기입과 독출 동작에 소요되는 시간을 설명하기 위해 도시한 타이밍도이다.FIG. 2 is a timing diagram illustrating a time required for data writing and reading operations of the conventional Rambus DRAM shown in FIG. 1.

도 3은 본 발명에 따른 고속 메모리 장치 입출력 회로의 일 실시예를 보여주는 블록도이다.3 is a block diagram illustrating an embodiment of a high speed memory device input / output circuit in accordance with the present invention.

도 4는 도 3에 도시된 본 발명의 고속 메모리 장치의 데이터 기입과 독출 동작에 소요되는 시간을 설명하기 위해 도시한 타이밍도이다.FIG. 4 is a timing diagram illustrating the time required for data writing and reading operations of the fast memory device of the present invention shown in FIG. 3.

도 5 및 도 6은 도 3에 도시된 상기 입력 및 출력 파이프 라인 블록의 제1 및 제2 실시예를 보여주는 블록도들이다.5 and 6 are block diagrams showing first and second embodiments of the input and output pipeline blocks shown in FIG.

상기의 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 장치는, 메모리 코아 블록, 외부로부터 직렬로 입력되는 복수개의 기입 데이터를 상기 메모리 코아 블록으로 병렬로 입력하는 입력 파이프 라인 블록, 상기 메모리 코아 블록으로부터 병렬로 출력되는 복수개의 독출 데이터를 입력하고 입력된 상기 독출 데이터를 직렬로 출력하는 출력 파이프 라인 블록 및 소정의 제어신호의 활성화에 응답하여 상기 입력 파이프 라인 블록의 출력선을 상기 출력 파이프 라인 블록의 입력선에 연결하는 스위치부를 구비한다.According to another aspect of the present invention, there is provided a memory device including a memory core block, an input pipeline block for inputting a plurality of write data input in series from the outside into the memory core block, and a memory core block. An output pipeline block for inputting a plurality of read data output in parallel and outputting the read data in series and output lines of the input pipeline block in response to activation of a predetermined control signal; A switch unit is connected to the input line.

상기 제어신호는 기입 후 독출을 위해 입력되는 어드레스가 직전의 기입시 지정된 상기 어드레스와 동일한 경우 활성화되는 신호인 것이 바람직하다.Preferably, the control signal is a signal that is activated when the address inputted for reading after writing is the same as the address specified at the previous writing.

본 발명의 제1 실시예에 의하면, 상기 입력 파이프 라인 블록 및 출력 파이프 라인 블록 각각은 상기 스위치부에 직렬 연결된 복수개의 래치부들을 구비하고, 상기 제어신호의 활성화에 응답하여, 상기 입력 파이프 라인 블록의 끝단 래치부가 상기 출력 파이프 라인 블록의 첫단 래치부에 연결된다.According to the first embodiment of the present invention, each of the input pipeline block and the output pipeline block has a plurality of latch units connected in series to the switch unit, in response to the activation of the control signal, the input pipeline block An end latch of is connected to a first latch of the output pipeline block.

본 발명의 제2 실시예에 의하면, 상기 입력 파이프 라인 블록 및 출력 파이프 라인 블록 각각은 상기 스위치부에 병렬 연결된 복수개의 래치부들을 구비하고, 상기 제어신호의 활성화에 응답하여, 상기 입력 파이프 라인 블록의 각 래치부가 상기 출력 파이프 라인 블록의 대응 래치부에 연결된다.According to the second embodiment of the present invention, each of the input pipeline block and the output pipeline block has a plurality of latch portions connected in parallel to the switch portion, and in response to the activation of the control signal, the input pipeline block Each latch portion of is connected to a corresponding latch portion of the output pipeline block.

본 발명에 따르면, 독출을 위해 입력되는 어드레스가 직전에 기입된 어드레스와 동일할 경우, 메모리 코아 블록으로 기입되는 데이터가 메모리 코아 블록을 경유하지 않고 직접 출력 파이프 라인 블록으로 전송되기 때문에 독출 억세스 시간이 감소된다.According to the present invention, when the address input for reading is the same as the address written immediately before, since the data written to the memory core block is transmitted directly to the output pipeline block without passing through the memory core block, the read access time is increased. Is reduced.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면상에서 동일한 부호 및 번호는 동일한 요소를 지칭한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Like numbers and numbers in the drawings refer to like elements.

도 3은 본 발명에 따른 고속 메모리 장치 입출력 회로의 일 실시예를 보여주는 블록도로서, 도면 참조부호 "210"은 메모리 코아 블록을, "220"은 입력 파이프 라인 블록을, "230"은 출력 파이프 라인 블록을, "240"은 스위치부를, "WDn"은 기입 데이터를, "RDn"은 독출 데이터를 각각 나타낸다.3 is a block diagram illustrating an embodiment of a high speed memory device input / output circuit according to the present invention, in which reference numeral “210” denotes a memory core block, “220” denotes an input pipeline block, and “230” denotes an output pipe. A line block, "240" represents a switch section, "WDn" represents write data, and "RDn" represents read data, respectively.

도 3에 도시된 바와 같이 본 발명에 따른 메모리 장치는, 메모리 코아 블록(210)과, 상기 메모리 코아 블록(210)에 대응되는 입력 및 출력 파이프 라인 블록(220,230)과, 상기 입력 및 출력 파이프 라인 블록(220,230)을 연결하는 스위치부(240)를 구비한다.As shown in FIG. 3, a memory device according to the present invention includes a memory core block 210, input and output pipeline blocks 220 and 230 corresponding to the memory core block 210, and the input and output pipelines. The switch unit 240 connects the blocks 220 and 230.

상기 메모리 코아 블록(210)은 디램 셀 어레이로 구성된 것이 바람직하다.The memory core block 210 may be configured as a DRAM cell array.

상기 입력 파이프 라인 블록(220) 및 출력 파이프 라인 블록(230)은, 기입 동작시에 외부로부터 데이터를 수신하여 래치한 후 상기 메모리 코아 블록(210)으로 출력하거나, 독출 동작시에 상기 메모리 코아 블록(210)으로부터 전송된 데이터를 래치한 후 외부로 출력한다.The input pipeline block 220 and the output pipeline block 230 receive and latch data from the outside in a write operation and then output the data to the memory core block 210 or read the memory core block in a read operation. The data transmitted from 210 is latched and then output to the outside.

특히, 상기 입력 파이프 라인 블록(220)은 데이터 기입시, 외부로부터 직렬로 입력(Din)되는 복수개 예컨대 n개의 기입 데이터(WDn)를 상기 메모리 코아 블록(210)으로 병렬로 입력한다. 그리고, 상기 출력 파이프 라인 블록(230)은 데이터 독출시, 메모리 코아 블록(210)으로부터 병렬로 출력되는 복수개 예컨대 n개의 독출 데이터(RDn)를 입력하고, 입력된 상기 독출 데이터(RDn)를 직렬로 바꾸어 출력(Dout)한다.In particular, the input pipeline block 220 inputs, for example, a plurality of, for example, n write data WDn inputted in series from the outside into the memory core block 210 in parallel when data is written. When the data is read, the output pipeline block 230 inputs a plurality of, for example, n read data RDn output in parallel from the memory core block 210 and serially inputs the read data RDn. Change and output (Dout).

상기 스위치부(240)는, 기입 후 독출을 위해 입력되는 어드레스가 직전에 기입된 어드레스와 동일한 경우 활성화되는 제어신호(ΦCS)에 의해 제어된다. 그리고, 상기 스위치부(240)는 상기 제어신호(ΦCS)의 활성화에 의해 상기 입력 파이프 라인 블록(220)의 출력선을 상기 출력 파이프 라인 블록(230)의 입력선에 연결한다.The switch unit 240 is controlled by a control signal Φ CS that is activated when an address input for reading after writing is the same as an address written immediately before. In addition, the switch unit 240 connects the output line of the input pipeline block 220 to the input line of the output pipeline block 230 by activating the control signal.

즉, 기입 후 독출을 위해 입력되는 어드레스가 직전에 기입된 어드레스와 동일할 경우, 상기 입력 파이프 라인 블록(220)의 출력선은 상기 스위치부(240)를 통해 상기 출력 파이프 라인 블록(230)의 입력선에 연결된다.That is, when the address input for reading after writing is the same as the address written immediately before, the output line of the input pipeline block 220 is connected to the output pipeline block 230 through the switch unit 240. It is connected to the input line.

그리고, 상기 스위치부(240)는, 상기 제어신호(ΦCS)에 의해 그 온/오프가 제어되는 스위칭 소자(도시되지 않음) 예를 들어, 트라이-스테이트 버퍼(tri-state buffer)나, 전송 게이트(trasmisstion gate)로 구현될 수 있다. 상기 입력 및 출력 파이프 라인 블록(220,230)의 구체적인 연결관계는 계속되는 도 5 및 도 6을 참조하여 기술된다.In addition, the switch unit 240 may include a switching element (not shown), for example, a tri-state buffer or a transmission gate, whose on / off is controlled by the control signal Φ CS. It can be implemented as a (trasmisstion gate). Specific connections of the input and output pipeline blocks 220 and 230 are described with reference to FIGS. 5 and 6 below.

이와 같이 본 발명에 의하면, 상기 입력 파이프 라인 블록(220)으로부터 메모리 코아 블록(210)에 기입되는 데이터(WDn)가 상기 스위치부(240)를 통해 상기 출력 파이프 라인 블록(230)으로 직접 전송된다. 따라서, 독출을 위해 입력되는 어드레스가 직전에 기입된 어드레스와 동일할 경우, 기입된 데이터를 메모리 코아 블록(210)으로부터 독출하지 않고 출력 파이프 라인 블록(230)으로부터 직접 독출하기 때문에 독출 억세스 시간이 감소된다.As described above, according to the present invention, data WDn written in the memory core block 210 from the input pipeline block 220 is directly transmitted to the output pipeline block 230 through the switch unit 240. . Therefore, when the address input for reading is the same as the address previously written, the read access time is reduced because the written data is read directly from the output pipeline block 230 without reading from the memory core block 210. do.

도 4는 도 3에 도시된 본 발명의 데이터 기입과 독출 동작에 소요되는 시간을 설명하기 위해 도시한 타이밍도로서, 도 4를 참조하여 도 3에 도시된 본 발명에 따른 고속 메모리 장치의 데이터 입출력 동작이 설명된다.FIG. 4 is a timing diagram illustrating the time required for the data writing and reading operation of the present invention shown in FIG. 3. The data input / output of the high speed memory device shown in FIG. 3 with reference to FIG. 4. The operation is described.

도 4에 도시된 바와 같이, 동일한 어드레스에 대한 연속적인 기입과 독출시 별도의 실질적인 기입 명령어(도 3의 RETIRE)를 입력하던 종래와는 다르게 본 발명에 의하면, 기입 명령어(WRITE) 입력 후 곧바로 독출 명령어(READ)가 입력된다. 즉, 기입 명령어(WRITE) 발생 후 독출을 위해 입력되는 어드레스가 상기 기입 어드레스와 동일한 경우, 기입 명령어(WRITE)가 입력되고 난 뒤 바로 독출 명령어(READ)가 발생된다.As shown in FIG. 4, unlike the conventional method of inputting a separate actual write command (RETIRE of FIG. 3) during continuous writing and reading of the same address, according to the present invention, a read immediately after the write command WRITE is read. Command (READ) is entered. That is, if the address input for reading after the write command WRITE is the same as the write address, the read command READ is generated immediately after the write command WRITE is input.

그리고, 기입 후 독출을 위해 입력되는 어드레스가 직전에 기입된 어드레스와 동일한 경우 활성화되는 상기 제어신호(ΦCS)에 응답하여 상기 스위치부(240)가 활성화된다. 이에 의해, 상기 입력 파이프 라인 블록(220)의 출력선이 상기 출력 파이프 라인 블록(230)의 입력선에 연결된다.Then, the switch unit 240 is activated in response to the control signal Φ CS that is activated when the address input for reading after writing is the same as the address written immediately before. As a result, the output line of the input pipeline block 220 is connected to the input line of the output pipeline block 230.

도 3의 입력 파이프 라인 블록(220)으로 입력된 데이터(Din)는 일정시간 예컨대, 시스템 클럭 6 싸이클 후에 상기 메모리 코아 블록(210)으로 기입되고, 상기 스위치부(240)를 통해 상기 출력 파이프 라인 블록(230)으로 전송된 후 독출(Dout)된다.Data Din input to the input pipeline block 220 of FIG. 3 is written to the memory core block 210 after a predetermined time, for example, after six cycles of a system clock, and is output to the output pipeline through the switch unit 240. It is read out after being sent to block 230.

종래 기술에 의하면, 일정 어드레스에 데이터를 기입한 후 동일한 어드레스의 데이터를 읽어내는 데에는 도 2에 도시된 바와 같이, 실질적인 기입 명령(RETIRE)이 발생되는 시간과 메모리 코아 블록(도 1의 110)을 억세스하는 시간을 합쳐 약 20 싸이클의 시스템 클럭이 필요하다. 그러나, 본 발명에 의하면 도 4에 도시된 바와 같이, 데이터 독출에 기입 명령어(WRITE) 입력 시점으로부터 약 10 싸이클의 시스템 클럭이 소요된다.According to the related art, in order to read data of the same address after writing data to a predetermined address, as shown in FIG. 2, the time at which the actual write command (RETIRE) is generated and the memory core block (110 in FIG. 1) are determined. The total access time requires about 20 cycles of the system clock. However, according to the present invention, as shown in FIG. 4, the system clock takes about 10 cycles from the time point at which the write command WRITE is input.

즉, 본 발명에 의하면, 독출을 위해 입력되는 어드레스가 직전에 기입된 어드레스와 동일할 경우에, 기입된 데이터를 메모리 코아 블록(210)으로부터 독출하지 않고 출력 파이프 라인 블록(230)으로부터 직접 독출하기 때문에 독출 억세스 시간이 감소될 수 있다.That is, according to the present invention, when the address input for reading is the same as the address written immediately before, reading the written data directly from the output pipeline block 230 without reading from the memory core block 210. This can reduce the read access time.

도 5 및 도 6은 상기 입력 및 출력 파이프 라인 블록(220,230)의 제1 및 제2 실시예를 보여주는 블록도로서, 각각이 8개의 래치부들을 구비한 경우가 예로써 기술된다.5 and 6 are block diagrams showing the first and second embodiments of the input and output pipeline blocks 220 and 230, each of which includes eight latch portions.

도 5를 참조하면, 상기 입력 파이프 라인 블록(220) 및 출력 파이프 라인 블록(230) 각각은, 복수개의 래치부들 예컨대 제1 내지 제8 래치부들(LI1∼LI8, LO1∼LO8)을 구비한다.Referring to FIG. 5, each of the input pipeline block 220 and the output pipeline block 230 includes a plurality of latch portions, for example, first to eighth latch portions LI1 to LI8 and LO1 to LO8.

상기 제1 내지 제8 래치부들(LI1∼LI8, LO1∼LO8) 각각은 상기 스위치부(240)에 직렬 연결된다. 그리고, 상기 입력 파이프 라인 블록(220)의 끝단 래치부(LI8)의 출력선은 상기 제어신호(ΦCS)의 활성화에 응답하여 상기 출력 파이프 라인 블록(230)의 첫단 래치부(LO1) 입력선에 연결된다.Each of the first to eighth latch parts LI1 to LI8 and LO1 to LO8 is connected to the switch part 240 in series. The output line of the end latch part LI8 of the input pipeline block 220 is connected to the first end latch part LO1 of the output pipeline block 230 in response to the activation of the control signal. Connected.

도 5에 도시된 제1 실시예에 의하면, 하나의 라인을 통해 상기 입력 파이프 라인 블록(220)의 출력선이 상기 출력 파이프 라인 블록(230)의 입력선에 연결된다. 따라서, 입력 및 출력 파이프 라인 블록을 연결하기 위한 라인의 수가 작은 장점이 있는 반면, 상기 입력 파이프 라인 블록(220)에서 출력 파이프 라인 블록(230)으로의 데이터 전송시 상기 제어신호(ΦCS) 및 출력 파이프 라인 블록(230)으로 데이터 쉬프트(shift)를 위해 복수번 예컨대, 8번의 신호 천이가 필요한 단점이 있다.According to the first embodiment shown in FIG. 5, an output line of the input pipeline block 220 is connected to an input line of the output pipeline block 230 through one line. Accordingly, while the number of lines for connecting the input and output pipeline blocks is small, the control signal Φ CS and the output when data is transmitted from the input pipeline block 220 to the output pipeline block 230. The pipeline block 230 requires a plurality of signal transitions, for example, eight times, for data shift.

도 6을 참조하면, 상기 입력 파이프 라인 블록(220) 및 출력 파이프 라인 블록(230)에 구비된 제1 내지 제8 래치부들(LI1∼LI8, LO1∼LO8) 각각은 상기 스위치부(240)에 병렬 연결된다. 그리고, 상기 입력 파이프 라인 블록(220)에 구비된 제1 내지 제8 래치부들(LI1∼LI8)의 출력선 각각은 상기 제어신호(ΦCS)의 활성화에 응답하여 상기 출력 파이프 라인 블록(230)에 구비된 제1 내지 제8 래치부들(LO1∼LO8)의 입력선에 연결된다.Referring to FIG. 6, each of the first to eighth latch parts LI1 to LI8 and LO1 to LO8 provided in the input pipeline block 220 and the output pipeline block 230 is connected to the switch unit 240. Are connected in parallel. Each of the output lines of the first to eighth latch parts LI1 to LI8 provided in the input pipeline block 220 is connected to the output pipeline block 230 in response to the activation of the control signal. It is connected to an input line of the first to eighth latch parts LO1 to LO8 provided.

도 6에 도시된 제2 실시예에 의하면, 상기 입력 파이프 라인 블록(220)에 구비된 각 래치부들(LI1∼LI8)의 출력선 각각이 상기 출력 파이프 라인 블록(230)에 구비된 래치부들(LO1∼LO8)의 입력선에 연결된다. 따라서, 복수개 예컨대, 8개의 라인이 필요한 단점이 있는 반면, 한번의 신호 천이를 통해 상기 입력 파이프 라인 블록(220)에서 출력 파이프 라인 블록(230)으로의 데이터 전송이 가능한 장점이 있다.According to the second exemplary embodiment illustrated in FIG. 6, the output lines of the latch parts LI1 to LI8 provided in the input pipeline block 220 may include the latch parts provided in the output pipeline block 230. It is connected to the input line of LO1 to LO8. Thus, while a plurality of, for example, eight lines are required, data transmission from the input pipeline block 220 to the output pipeline block 230 is possible through one signal transition.

도면과 명세서에서 최적 실시예들이 기새되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 따라서, 본 발명의 권리 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.Optimal embodiments have been disclosed in the drawings and specification. Herein, specific terms have been used, but they are used only for the purpose of illustrating the present invention and are not used to limit the scope of the present invention as defined in the meaning or claims. Therefore, the scope of the present invention should be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따르면, 메모리 코아 블록에 기입되는 데이터가 입력 파이프 라인 블록으로부터 스위치부를 통해 출력 파이프 라인 블록으로 직접 전송된다. 이처럼, 독출을 위해 입력되는 어드레스가 직전에 기입된 어드레스와 동일할 경우, 메모리 코아 블록으로 기입되는 데이터가 메모리 코아 블록을 경유하지 않고 직접 출력 파이프 라인 블록으로 전송되기 때문에 독출 억세스 시간이 감소된다.As described above, according to the present invention, data written to the memory core block is transferred directly from the input pipeline block to the output pipeline block through the switch unit. As such, when the address input for reading is the same as the address previously written, the read access time is reduced because the data written to the memory core block is transferred directly to the output pipeline block without passing through the memory core block.

Claims (4)

메모리 코아 블록;Memory core block; 외부로부터 직렬로 입력되는 복수개의 기입 데이터를 상기 메모리 코아 블록으로 병렬로 입력하는 입력 파이프 라인 블록;An input pipeline block configured to input a plurality of write data input in series from an external device into the memory core block in parallel; 상기 메모리 코아 블록으로부터 병렬로 출력되는 복수개의 독출 데이터를 입력하고 입력된 상기 독출 데이터를 직렬로 출력하는 출력 파이프 라인 블록; 및An output pipeline block configured to input a plurality of read data output in parallel from the memory core block and output the input read data in series; And 소정의 제어신호의 활성화에 응답하여 상기 입력 파이프 라인 블록의 출력선을 상기 출력 파이프 라인 블록의 입력선에 연결하는 스위치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a switch unit for connecting an output line of the input pipeline block to an input line of the output pipeline block in response to activation of a predetermined control signal. 제1항에 있어서, 상기 제어신호는 기입 후 독출을 위해 입력되는 어드레스가 직전의 기입시 지정된 상기 어드레스와 동일한 경우 활성화되는 신호인 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device according to claim 1, wherein the control signal is a signal which is activated when an address input for reading after writing is the same as the address specified during the previous writing. 제2항에 있어서, 상기 입력 파이프 라인 블록 및 출력 파이프 라인 블록 각각은 상기 스위치부에 직렬 연결된 복수개의 래치부들을 구비하고,3. The apparatus of claim 2, wherein each of the input pipeline block and the output pipeline block has a plurality of latch portions connected in series with the switch portion, 상기 제어신호의 활성화에 응답하여, 상기 입력 파이프 라인 블록의 끝단 래치부가 상기 출력 파이프 라인 블록의 첫단 래치부에 연결되는 것을 특징으로 하는 반도체 메모리 장치.And an end latch portion of the input pipeline block is connected to the first latch portion of the output pipeline block in response to the activation of the control signal. 제2항에 있어서, 상기 입력 파이프 라인 블록 및 출력 파이프 라인 블록 각각은 상기 스위치부에 병렬 연결된 복수개의 래치부들을 구비하고,3. The apparatus of claim 2, wherein each of the input pipeline block and the output pipeline block has a plurality of latch portions connected in parallel to the switch portion, 상기 제어신호의 활성화에 응답하여, 상기 입력 파이프 라인 블록의 각 래치부가 상기 출력 파이프 라인 블록의 대응 래치부에 연결되는 것을 특징으로 하는 반도체 메모리 장치.And in response to the activation of the control signal, each latch portion of the input pipeline block is connected to a corresponding latch portion of the output pipeline block.
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