JPH0456278A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0456278A JPH0456278A JP16716790A JP16716790A JPH0456278A JP H0456278 A JPH0456278 A JP H0456278A JP 16716790 A JP16716790 A JP 16716790A JP 16716790 A JP16716790 A JP 16716790A JP H0456278 A JPH0456278 A JP H0456278A
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- Japan
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- film
- semiconductor substrate
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000009792 diffusion process Methods 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 11
- 238000005530 etching Methods 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 abstract description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052796 boron Inorganic materials 0.000 abstract description 2
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 2
- 239000011574 phosphorus Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 33
- 239000011229 interlayer Substances 0.000 description 13
- 230000007547 defect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は配線膜と半導体基板とのコンタクトを有する半
導体装置に関するものである。
導体装置に関するものである。
従来の技術
半導体装置の微細化、高密度化に伴い配線形成、特に配
線膜と半導体基板あるいは下層配線膜とのコンタクト形
成技術が重要となっている。
線膜と半導体基板あるいは下層配線膜とのコンタクト形
成技術が重要となっている。
以下に図面を用いて従来の半導体装置における配線膜と
半導体基板および下層配線膜とのコンタクトについて説
明する。第２図は従来の半導体装置における配線膜と半
導体基板および下層配線膜とのコンタクト部分を示した
断面図である。１は半導体基板、２は層間絶縁膜、２ａ
、２ｂはコンタクトホール、３は第−層配線膜、４は第
二層配線膜、５は表面保護膜、６は半導体基板拡散層で
ある。半導体基板１の配線膜とのコンタクト部には配線
膜とのコンタクト抵抗を“低減させるためにイオン注入
法や熱拡散法により拡散層６が形成される。層間絶縁膜
２には選択エツチングによりそれぞれ半導体基板１およ
び第−層配線膜３とのコンタクトホール２ａおよび２ｂ
が形成され、第二層配線膜４が半導体基板１および第−
層配線膜３と接続される。第二層配線膜４上には表面保
護膜５が形成される。
半導体基板および下層配線膜とのコンタクトについて説
明する。第２図は従来の半導体装置における配線膜と半
導体基板および下層配線膜とのコンタクト部分を示した
断面図である。１は半導体基板、２は層間絶縁膜、２ａ
、２ｂはコンタクトホール、３は第−層配線膜、４は第
二層配線膜、５は表面保護膜、６は半導体基板拡散層で
ある。半導体基板１の配線膜とのコンタクト部には配線
膜とのコンタクト抵抗を“低減させるためにイオン注入
法や熱拡散法により拡散層６が形成される。層間絶縁膜
２には選択エツチングによりそれぞれ半導体基板１およ
び第−層配線膜３とのコンタクトホール２ａおよび２ｂ
が形成され、第二層配線膜４が半導体基板１および第−
層配線膜３と接続される。第二層配線膜４上には表面保
護膜５が形成される。
発明が解決しようとする課題
しかしながら前記の従来の半導体装置でのコンタクトで
は次のような課題を有していた。すなわち、コンタクト
ホール２ａおよび２ｂを選択エツチングにより形成する
際、層間絶縁膜２の厚さが半導体基板１上より第−層配
線膜３上のほうが厚い場合、半導体基板上の層間絶縁膜
２が除去されコンタクトホール２ａが形成された後も第
二層配線膜４上の層間絶縁膜２を除去するためにエツチ
ング処理が続けられる。微細なコンタクト形成のためド
ライエツチング法を用いた場合、この際に半導体基板１
の拡散層６の表面がエツチング除去されてしまう。その
結果、第二層配線膜４と半導体基板１とのコンタクトは
半導体基板１の表面ではなく表面よりやや基板内部に形
成される。拡散層６はイオン注入法や熱拡散法により形
成されるため拡散層６内の不純物濃度は半導体基板表面
で最も濃く、半導体基板１内部はど薄くなっている。し
たがって、第二層配線膜４と半導体基板１とのコンタク
ト抵抗は拡散層６の表面からのエンチング量により変動
することになる。層間絶縁膜２の厚さが変動すれば拡散
層６のエツチング深さが変動し、安定したコンタクト抵
抗を得ることが困難となる。その結果、半導体基板上に
形成された素子や回路動作に不具合が生しるなど、半導
体装置の不良の原因となる。
は次のような課題を有していた。すなわち、コンタクト
ホール２ａおよび２ｂを選択エツチングにより形成する
際、層間絶縁膜２の厚さが半導体基板１上より第−層配
線膜３上のほうが厚い場合、半導体基板上の層間絶縁膜
２が除去されコンタクトホール２ａが形成された後も第
二層配線膜４上の層間絶縁膜２を除去するためにエツチ
ング処理が続けられる。微細なコンタクト形成のためド
ライエツチング法を用いた場合、この際に半導体基板１
の拡散層６の表面がエツチング除去されてしまう。その
結果、第二層配線膜４と半導体基板１とのコンタクトは
半導体基板１の表面ではなく表面よりやや基板内部に形
成される。拡散層６はイオン注入法や熱拡散法により形
成されるため拡散層６内の不純物濃度は半導体基板表面
で最も濃く、半導体基板１内部はど薄くなっている。し
たがって、第二層配線膜４と半導体基板１とのコンタク
ト抵抗は拡散層６の表面からのエンチング量により変動
することになる。層間絶縁膜２の厚さが変動すれば拡散
層６のエツチング深さが変動し、安定したコンタクト抵
抗を得ることが困難となる。その結果、半導体基板上に
形成された素子や回路動作に不具合が生しるなど、半導
体装置の不良の原因となる。
本発明は前記従来の課題を解決するもので、安定したコ
ンタクト抵抗を得ることのできる半導体装置を提供する
ことを目的とする。
ンタクト抵抗を得ることのできる半導体装置を提供する
ことを目的とする。
課題を解決するための手段
本発明は、半導体基板と、前記半導体基板に形成された
拡散層と、前記拡散層内に埋め込まれた導電膜と、前記
導電膜にコンタクトホールを介して接続された配線膜を
備え、前記導電膜の埋め込まれた領域が前記コンタクト
ホールの領域より大きくしている。
拡散層と、前記拡散層内に埋め込まれた導電膜と、前記
導電膜にコンタクトホールを介して接続された配線膜を
備え、前記導電膜の埋め込まれた領域が前記コンタクト
ホールの領域より大きくしている。
作用
この構成によって層間絶縁膜の厚さによらず、一定のコ
ンタクト抵抗を安定して得ることができる。
ンタクト抵抗を安定して得ることができる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。第１図は本発明の一実施例における半導体装
置の断面図を示すものである。第１図において１は半導
体基板、２は層間絶縁膜、２ａ、２ｂはコンタクトホー
ル、３は第−層配線膜、４は第二層配線膜、５は表面保
護膜、７は溝、８は拡散層である。半導体基板１のコン
タクト部には溝７が形成され、この溝７は導電膜たとえ
ば多結晶シリコン膜により埋め込まれている。
説明する。第１図は本発明の一実施例における半導体装
置の断面図を示すものである。第１図において１は半導
体基板、２は層間絶縁膜、２ａ、２ｂはコンタクトホー
ル、３は第−層配線膜、４は第二層配線膜、５は表面保
護膜、７は溝、８は拡散層である。半導体基板１のコン
タクト部には溝７が形成され、この溝７は導電膜たとえ
ば多結晶シリコン膜により埋め込まれている。
半導体基板１の溝７は第二層配線膜４との接続領域より
広く深さは５μｍ程度形成される。またこの溝７を埋め
込んでいる多結晶シリコン膜は膜中に均一にボロンやリ
ンなどの不純物を含んでおり、多結晶シリコン膜の比抵
抗は溝７の深さ方向に対して一定である。層間絶縁膜２
には従来例と同様に選択エツチングによりコンタクトホ
ール２ａおよび２ｂが形成され、第二層配線膜４が半導
体基板ｌおよび第−層配線膜３とそれぞれ接続される。
広く深さは５μｍ程度形成される。またこの溝７を埋め
込んでいる多結晶シリコン膜は膜中に均一にボロンやリ
ンなどの不純物を含んでおり、多結晶シリコン膜の比抵
抗は溝７の深さ方向に対して一定である。層間絶縁膜２
には従来例と同様に選択エツチングによりコンタクトホ
ール２ａおよび２ｂが形成され、第二層配線膜４が半導
体基板ｌおよび第−層配線膜３とそれぞれ接続される。
以上のように構成された本実施例の半導体装置において
層間絶縁膜２の厚さが半導体基板１上より第−層配線膜
３上のほうが厚い場合には、半導体基板１とのコンタク
トホール２ａ部において溝７に埋め込まれた多結晶シリ
コン膜が一部エッチング除去されることになる。すなわ
ち、半導体基板ｌと第二層配線膜４との接続は溝７に埋
め込まれた多結晶シリコン膜の一部が除去された側壁部
および底面部においてなされる。ここで多結晶シリコン
膜は比抵抗が一定であるため、層間絶縁膜２の厚さが変
動して多結晶シリコン膜のエツチング深さが変動しても
第二層配線膜４と半導体基板ｌとのコンタクト抵抗は一
定である。したがって、本実施例によれば、層間絶縁膜
２の厚さやエツチング条件によらず安定したコンタクト
抵抗を得ることが可能である。
層間絶縁膜２の厚さが半導体基板１上より第−層配線膜
３上のほうが厚い場合には、半導体基板１とのコンタク
トホール２ａ部において溝７に埋め込まれた多結晶シリ
コン膜が一部エッチング除去されることになる。すなわ
ち、半導体基板ｌと第二層配線膜４との接続は溝７に埋
め込まれた多結晶シリコン膜の一部が除去された側壁部
および底面部においてなされる。ここで多結晶シリコン
膜は比抵抗が一定であるため、層間絶縁膜２の厚さが変
動して多結晶シリコン膜のエツチング深さが変動しても
第二層配線膜４と半導体基板ｌとのコンタクト抵抗は一
定である。したがって、本実施例によれば、層間絶縁膜
２の厚さやエツチング条件によらず安定したコンタクト
抵抗を得ることが可能である。
なお、本実施例では層間絶縁膜２の厚さが第−層配線膜
３上のほうが半導体基板１上より厚い場合について説明
したが、逆の場合や両方が同じ厚さの場合にも溝７に埋
め込まれた導電膜表面で配線膜とコンタクトすることに
より本発明による半導体装置の構成を有することが可能
である。
３上のほうが半導体基板１上より厚い場合について説明
したが、逆の場合や両方が同じ厚さの場合にも溝７に埋
め込まれた導電膜表面で配線膜とコンタクトすることに
より本発明による半導体装置の構成を有することが可能
である。
また、本実施例では溝７に埋め込まれた多結晶シリコン
膜表面と半導体基板１表面が同一面となるように示した
が、溝７に埋め込まれた多結晶ボリシリコン膜表面は半
導体基板１表面より上部あるいは下部になってもよい。
膜表面と半導体基板１表面が同一面となるように示した
が、溝７に埋め込まれた多結晶ボリシリコン膜表面は半
導体基板１表面より上部あるいは下部になってもよい。
発明の効果
本発明は半導体基板と配線膜とのコンタクト部に、比抵
抗が均一な導電膜により埋め込まれた溝を設けることに
より、安定したコンタクト抵抗を得ることができる優れ
た半導体装置を実現できるものである。
抗が均一な導電膜により埋め込まれた溝を設けることに
より、安定したコンタクト抵抗を得ることができる優れ
た半導体装置を実現できるものである。
第１図は本発明の一実施例における半導体装置のコンタ
クト部断面図、第２図は従来の半導体装置のコンタクト
部断面図である。 １・・・・・・半導体基板、２・・・・・・層間絶縁膜
、２ａ・・・・・・コンタクトホール、２ｂ・・・・・
・コンタクトホール、３・・・・・・第−層配線膜、４
・・・・・・第二層配線膜、５・・・・・・表面保護膜
、７・・・・・・溝、８・・・・・・拡散層。 代理人の氏名 弁理士 粟野重孝 ほか１名第２
クト部断面図、第２図は従来の半導体装置のコンタクト
部断面図である。 １・・・・・・半導体基板、２・・・・・・層間絶縁膜
、２ａ・・・・・・コンタクトホール、２ｂ・・・・・
・コンタクトホール、３・・・・・・第−層配線膜、４
・・・・・・第二層配線膜、５・・・・・・表面保護膜
、７・・・・・・溝、８・・・・・・拡散層。 代理人の氏名 弁理士 粟野重孝 ほか１名第２
Claims (1)
- 半導体基板と、前記半導体基板に形成された拡散層と
、前記拡散層内に埋め込まれた導電膜と、前記導電膜に
コンタクトホールを介して接続された配線膜を備え、前
記導電膜の埋め込まれた領域が前記コンタクトホールの
領域より大きいことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16716790A JPH0456278A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16716790A JPH0456278A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456278A true JPH0456278A (ja) | 1992-02-24 |
Family
ID=15844663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16716790A Pending JPH0456278A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0456278A (ja) |
-
1990
- 1990-06-25 JP JP16716790A patent/JPH0456278A/ja active Pending
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