JPH0453369A

JPH0453369A - ディジタルミキサー回路

Info

Publication number: JPH0453369A
Application number: JP2163322A
Authority: JP
Inventors: Shigeharu Kawamoto; 茂春川本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-06-21
Filing date: 1990-06-21
Publication date: 1992-02-20
Also published as: EP0462799A3; EP0462799A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、映像の特殊効果時に映像信号や音声信号のミ
キシング等に利用するディジタルミキサー回路に関する
ものである。

従来の技術テレビ等の映像で特殊効果を施す際においては、信号の
混合比を調整するミキサー回路が不可欠である。

従来、この種のディジタルミキサー回路としては、特開
昭６３−５４０７１号公報によって開示されたようなも
のがある。以下、この特開昭６３５４０７１号公報によ
って開示されたディジタルミキサー回路の概略を、第３
図に基づいて説明する。

第３図中ｌａ、ｌｂは２チヤンネルの入力信号に対して
１／２の固定定数を乗算する重み付け回路、２ａ１２ｂ
は２チヤンネルの入力信号に対して１／４の固定定数を
乗算する重み付け回路、３ａ、３ｂは２チヤンネルの入
力信号に対して１／８の固定定数を乗算する重み付け回
路、４ａ１４ｂは２チヤンネルの入力信号に対して１／
１６の固定定数を乗算する重み付け回路である。

また、５は、上記重み付け回路ｌａ、ｌｂからの２チヤ
ンネルの入力信号を切換選択するスイッチ、６．７．８
は上記スイッチ５と同様に、それぞれ重み付け回路２ａ
、２ｂからの２チヤンネルの入力信号、重み付け回路３
ａ、３ｂからの２チャンネルの入力信号、重み付け回路
４ａ、４ｂからの２ヂヤンネルの入力信号を切換選択す
るスイッチである。

さらに、９．１０．１１は加算器であり、上記重み付け
回路１　ａ、１　ｂ、２ａ１”’　　４ｂｓスイツヂ５
乃至８、及び加算器９乃至１１により、２ヂヤンネルの
入力信号に対するミキシングの混合比を１６ステツプに
可変できるディジタルミキサー回路を構成している。

」１記構成による従来のディジタルミキサー回路におい
ては、１／２．１／４．１／８．１／１６の重み付けを
２チヤンネルの入力信号に対してそれぞれ同様に施した
後、同じ重み付けを施された２チヤンネルの入力信号を
スイッチ５．６．７．８により切換選択して、一方の入
力信号を加算器９．１０，１１に人力するようになって
いる。

尚、上述したディジタルミキシング回路は、２チヤンネ
ルの入力信号に対するミキシングの混合比を１６ステツ
プ即ち、２４ステツプに可変できる場合について説明し
ており、例えば、２°ステツプに可変できるようにする
場合は、これに対応して重み付け回路、スイッチ、及び
加算器の数を増やすことによって対応するようになって
いる。

例えば加算器を例に取ってみると、２チヤンネルの入力
信号を８ビツトの信号とし、２８の比率でミキシングを
行う場合には、８ビツト長＋８ビツト長＝９ビツト長な
る加算器４個と、９ビット長＋９ビット長−１２ビツト
長なる加算器２個と、１２ビット長＋１２ビット長−１
６ビツト長なる加算器１個とを設ける構成となる。

発明か解決しようとする課題しかしながら、上記従来のディジタルミキサー回路では
、加算器のゲート数が入力信号のビット長と同じ数必要
となるので、ミキシング混合比のステップ数の増加に伴
う加算器の増加に伴い、回路の集積化が行いにくくなる
という問題点かあっブこ。

本発明は上記問題点を解決するものであり、ミキシング
混合比のステップ数の増加に伴う加算器のゲート数の増
加の度合を低くして、回路の集積化を図り易くすること
ができるディジタルミキサー回路を提供することを目的
とする。

課題を解決するための手段本発明は上記目的を達成するために、所定の重み付け係
数に基づいて複数の入力信号における所定のビット長毎
に入力信号の選択を行って入力信号よりもビット長を短
縮したｎ個の選択データ列を出力するｎ個の選択器と、
このｎ個の選択器により選択された各ビット長毎のｎ個
の選択データ列を加算してｎ個の選択データ列の総和を
算出する加算器とを備える構成とした。

作用本発明は上記構成により、ミキシング混合比のステップ
数の増加に伴う加算器のゲート数の増加の度合を低くし
て、回路の集積化を図り易くすることができる。

実施例以下、本発明の実施例を図面に基づいて説明する。第１
図は、本発明の一実施例によるディジタルミキサー回路
の概略構成を示す回路図である。

第１図において、Ｘｌ、ｘ２は、本回路によってミキシ
ングされる２進数８ビツト長の入力信号、１１．１２、
・・・、１８は、２チヤンネルの入力信号Ｘ】、Ｘ２か
ら所望の入力信号を選択する選択器であり、その各々に
、ビットシフトによる所定の固定乗数「１」、ｒｌ／２
Ｊ、ｒｌ／４Ｊ、「１／８」、ｒｌ／１６Ｊ、ｒｌ／３
２ｊ、「１／６４」を乗算した入力信号ｘ１、Ｘ２が入
力される。

具体的には、選択器１１は、固定乗数「１」を乗算した
入力信号Ｘｌ５Ｘ２が入力され、その選択により、第２
図に示すような８ビツト長の選択データ列Ａ７〜０を出
力するものである。

選択器１２．１３は、固定乗数ｒｌ／２ｊを乗算した入
力信号ＸＩ、Ｘ２が入力され、その選択により８ビツト
長の選択データ列８７〜０ＳＣ７〜０を出力するのもの
である。

また、選択器１４は、固定乗数ｒｌ／４Ｊを乗算した入
力信号ＸＩ、Ｘ２が入力され、その選択により７ビツト
長の選択データ列Ｄ７〜ｌを出力するもの、選択器１５
は、固定乗数ｒｌ／８Ｊを乗算した入力信号Ｘ１、Ｘ２
が人力され、その選択により６ビツト長の選択データ列
Ｅ７〜２を出力するもの、選択器１６は、固定乗数ｒ　
１／１６　Ｊを乗算した入力信号Ｘ１、Ｘ２が入力され
、その選択により５ビツト長の選択データ列Ｆ７〜８を
出力するものである。

さらに、選択器１７には固定乗数ｒｌ／３２Ｊを乗算し
た入力信号Ｘ１、Ｘ２が入力され、その選択により４ビ
ツト長の選択データ列Ｇ７〜４を出力するものであり、
選択器１８は、固定乗数「１／６４」を乗算した入力信
号Ｘ】、Ｘ２が人力され、その選択により３ビツト長の
選択データ列Ｈ７〜５を出力するものである。

Ｋ７〜０は重み付け係数（本実施例では、Ｋ７〜０はＯ
≦に７〜０≦２５５）であり、実際にはこの重み付け係
数に７〜０を２進数化して、「１」又は「Ｏ」で示され
るに７、ＫＯ、・・・、ＫＯ（但し、Ｋ７をＭＳＢ、Ｋ
ＯをＬＳＢとする）とし、この重み付け係数に７、ＫＯ
、・・・、ＫＯを順に各選択器１１．１２、・・・　１
８に入力するようにしである。

１９．２０、・・・、２５は、四捨五入のキャリーによ
る「まるめ」処理機能を備えた加算器であり、加算器１
９．２０，２１．２２には、各々選択器１１と１２、選
択器１３と１４、選択器１５と１６、選択器１７と１８
からの選択データ列Ａ７〜０、Ｂ７〜０、・・・、Ｈ７
〜５が入力され、加算器２３．２４には、各々加算器１
９と２０、加算器２１と２２の加算結果が入力される。

また、加算器２５には加算器２３と２４との加算結果が
入力され、ここにおける加算により、所望の混合比でミ
キシングされた入力信号Ｘ１、Ｘ２の出力信号をＹ７〜
０が出力される。

以上の要素により本実施例では、重み付け係数ＫＯ〜７
の選択に応じて２８、即ち２５６ステツプのうち所望の
混合比で入力信号ｘ１、ｘ２をミキシングするディジタ
ルミキサー回路を構成している。

次に、上記構成による本実施例のディジタルミキサー回
路の動作について説明する。

まず、入力信号Ｘ】、Ｘ２に基づいて、選択器１１に固
定乗数「１」を乗算した入力信号Ｘ１、Ｘ２が人力され
、同様に選択器１２．１３に固定乗数「１／２」を乗算
した入力信号Ｘ１、Ｘ２が、選択器１４に固定乗数ｒｌ
／４Ｊを乗算した入力信号ＸＩ、Ｘ２がそれぞれ入力さ
れる。

また、選択器１５には固定乗数１１／８Ｊを乗算した入
力信号Ｘ】、Ｘ２が、選択器１６には固定乗数ｒｌ／１
６」を乗算した入力信号ｘ１、ｘ２が、選択器１７には
固定乗数ｒｌ／３２Ｊを乗算した入力信号Ｘ１、Ｘ２が
、選択器１８には固定乗数ｒｌ／６４Ｊを乗算した入力
信号ＸＩ、Ｘ２がそれぞれ人力される。

一方、上記選択器１１には、重み付け係数に７が入力さ
れ、同様に選択器１２には重み付け係数ＫＢが、選択器
１３には重み付け係数に５が、選択器１４には重み付け
係数に４が、選択器１５には重み付け係数に３が、選択
器１６には重み付け係数に２が、選択器１７には重み付
け係数に１が、選択器１８には重み付け係数ＫＯがそれ
ぞれ入力される。

各選択器１１．１２、・・・　１８は、各々に入力され
た重み付け係数に７、ＫＯ、・・・、ＫＯに基づいて、
所定の固定乗数を乗算した２チヤンネルの入力信号Ｘ１
、Ｘ２を選択し、加算器１９．２０．２１．２２は、上
記選択器１１．１２、・・・　１８による選択結果であ
る選択データ列Ａ７〜０、Ｂ７〜０、・・・、Ｈ７〜５
を加算する。

ここで、上記加算器１９．２０，２１．２２による加算
の内容について、第２図を参照して説明する。

各選択器１１．１２、・・・　１８からの選択データ列
Ａ７〜０．８７〜０、・・・　Ｈ７〜５は、それぞれ枝
番の大きいほうをＭＳＢ、小さいほうをＬＳＢとしてあ
り、加算器１９．２０．２１．２２による加算の際には
、選択データＡ７〜０については整数部をＭＳＢである
Ａ７から７桁とし、以下、選択データＢ７〜０、Ｃ７〜
０、・・・、Ｈ７〜５については、順に整数部をＭＳＢ
側から６桁、５桁、・・・　１桁、０桁とした値として
取り扱う。

そして加算の前に、選択データＡ７〜０については、四
捨五入のキャリーによる「まるめ」処理の補正を行うた
めに、第２図に示すようにＡ７、Ａ６を小数点以上７桁
目及び６桁目の値としての他に、小数点以下切１．２位
の値として加算し、選択データ８７〜０については、第
２図の破線で囲まれた、小数点以下第２位の値であるＢ
Ｏを四捨五入する。

さらに、残る選択データ０７〜０、Ｄ７〜】、・・・　
Ｈ７〜５については、本実施例における加算器１９．２
０、・・・、２５が小数点以下第２位まで有効とする「
まるめ」処理行うものとして、第２図の破線で囲まれた
、小数点以下第３位となるＣ０１Ｄ１、Ｅ２、Ｆ８、Ｇ
４、Ｈ５を、それぞれキャリーとして四捨五入する。

そして、上述したように、加算器１９．２０゜２１．２
２により、各々選択器１１と１２、選択器１３と１４、
選択器１５と１６、選択器１７と１８からの選択データ
列Ａ７〜０、Ｂ７〜０、・・・、Ｈ７〜５の、第２図の
実線で囲まれた部分の値が加算され、続いて、加算器２
３．２４により、各々加算器１９と２０．加算器２１と
２２の加算結果が加算され、さらに、加算器２５により
加算器２３と２４の加算結果が加算される。

これら一連の加算を式で表すと、次式のようになる。

（以下余白、次頁に続く）即ち、Ｙ７〜０．−１．−２：但し、Ｙ７〜０．−１．−２は加算値、ＩＮＴは小数点
以下切り捨て、ｐ＋ｘφは小数点以下四捨五入となる。

このように、加算器１９．２０、・・・、２５による上
式の加算処理によって、加算器２５は加算値Ｙ７〜０、
−１．−２を得て、その整数部Ｙ７〜０を８ビツトの出
力信号として出力する。

尚、本実施例における重み付け係数にθ〜７を例えば２
５５（１６進数ではＦＦ）に設定すれば、入力信号Ｘ１
、ｘ２のどちらかがミキシングされた出力信号Ｙ７〜０
としてそのまま出力される。

また、本実施例では入力信号入力信号Ｘ１、Ｘ２を２チ
ヤンネルとしたが、３チャンネル以上としてもよい。

以上のように本実施例のディジタルミキサー回路によれ
ば、選択器１１．１２、・・・、１８と加算器１９．２
０．・・・、２５とにより取り扱うデータのビット長を
短くしたので、これらの人出力ゲート数を少なくするこ
とができ、よって、回路の集積化を容易にすることがで
きるという効果を有する。

発明の効果上述の如く本発明によれば、所定の重み付け係数に基づ
いて複数の入力信号における所定のビット長毎に入力信
号の選択を行って入力信号よりもビット長を短縮したｎ
個の選択データ列を出力するｎ個の選択器と、このｎ個
の選択器により選択された各ビット長毎のｎ個の選択デ
ータ列を加算してｎ個の選択データ列の総和を算出する
加算器とを備える構成としたので、ミギシング混合比の
ステップ数の増加に伴う加算器のゲート数の増加の度合
を低くして、回路の集積化を図り易くすることができる
。

【図面の簡単な説明】

第１図は、本発明の一実施例によるディジタルミキサー
回路の概略構成を示す回路図、第２図は、第１図におけ
る加算器による加算内容を示す説明図、第３図は、従来
のディジタルミキサー回路の概略構成を示す回路図であ
る。１１．１２、・・・　１８・・・選択器、１９．２０゜
・・・　２５・・・加算器、Ａ７〜Ｇ、Ｂ７〜０、Ｃ７
〜０、Ｄ７〜１、Ｅ７〜２、Ｆ７〜３、Ｃ７〜４、Ｈ７
〜５・・・選択データ列、Ｋ７〜０、ＫＯｌＫｌ、・・
・、Ｋ７・・・重み付け係数、Ｘｌ、Ｘ２・・・入力信
号。

Claims

【特許請求の範囲】

所定の重み付け係数に基づいて複数の入力信号における
所定のビット長毎に入力信号の選択を行って入力信号よ
りもビット長を短縮したｎ個の選択データ列を出力する
ｎ個の選択器と、このｎ個の選択器により選択された各
ビット長毎のｎ個の選択データ列を加算してｎ個の選択
データ列の総和を算出する加算器とを備えたディジタル
ミキサー回路。