JP2625750B2 - ディジタル混合器 - Google Patents
ディジタル混合器Info
- Publication number
- JP2625750B2 JP2625750B2 JP62214748A JP21474887A JP2625750B2 JP 2625750 B2 JP2625750 B2 JP 2625750B2 JP 62214748 A JP62214748 A JP 62214748A JP 21474887 A JP21474887 A JP 21474887A JP 2625750 B2 JP2625750 B2 JP 2625750B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- stage
- bit
- supplied
- full adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Studio Circuits (AREA)
- Complex Calculations (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばデイジタルビデオ信号の合成処理等
に用いられるデイジタル混合器に関する。
に用いられるデイジタル混合器に関する。
本発明はデイジタル混合器に関し、セレクタとフルア
ダーからなる回路要素を用いることによつて、全体の回
路規模を極めて小さくすることができるようにしたもの
である。
ダーからなる回路要素を用いることによつて、全体の回
路規模を極めて小さくすることができるようにしたもの
である。
例えばビデオ信号のスイツチヤー、エフエクター、ク
ロマキーヤー等の信号処理装置において、画像の入れ替
えや嵌め込み合成、重畳等を行う場合に、２つの信号
Ａ、Ｂの混合を行う混合器が用いられている。
ロマキーヤー等の信号処理装置において、画像の入れ替
えや嵌め込み合成、重畳等を行う場合に、２つの信号
Ａ、Ｂの混合を行う混合器が用いられている。
あるいはいわゆるミユーズ等のビデオ信号の帯域圧縮
・伸張装置においては、例えば動画像と静止画像とは別
個のフイルタ処理等が行われ、これらの別個に処理され
た信号Ａ、Ｂを合成するために混合器が用いられる。
・伸張装置においては、例えば動画像と静止画像とは別
個のフイルタ処理等が行われ、これらの別個に処理され
た信号Ａ、Ｂを合成するために混合器が用いられる。
これらの場合において、混合は例えば混合係数をＫと
して、 KA＋（１−Ｋ）Ｂ の演算で行われる。従つてこのような演算を行うには、
加算器と２つの乗算器が必要とされる。
して、 KA＋（１−Ｋ）Ｂ の演算で行われる。従つてこのような演算を行うには、
加算器と２つの乗算器が必要とされる。
ところがこのような演算を行う場合に、乗算器はアナ
ログ回路では余り正確な処理を実現することができず、
安定や再現性の悪さが問題となる。そこでビデオ信号を
AD変換し、デイジタル処理で混合等を行うことが実施さ
れている。
ログ回路では余り正確な処理を実現することができず、
安定や再現性の悪さが問題となる。そこでビデオ信号を
AD変換し、デイジタル処理で混合等を行うことが実施さ
れている。
すなわち第３図は上述の演算をそのまま実現する従来
のデイジタル混合器の全体を示し、この図において入力
端子（31）から値Ａが乗算器（32）に供給され、入力端
子（33）からの値Ｂが乗算器（34）に供給される。また
入力端子（35）からの混合係数の値Ｋが乗算器（32）に
供給されると共に、値Ｋが２の補数回路（36）を通じて
乗算器（34）に供給される。そして乗算器（32）（34）
からの信号が加算器（37）で加算されて、混合信号Ｙが
出力端子（38）に取出される。
のデイジタル混合器の全体を示し、この図において入力
端子（31）から値Ａが乗算器（32）に供給され、入力端
子（33）からの値Ｂが乗算器（34）に供給される。また
入力端子（35）からの混合係数の値Ｋが乗算器（32）に
供給されると共に、値Ｋが２の補数回路（36）を通じて
乗算器（34）に供給される。そして乗算器（32）（34）
からの信号が加算器（37）で加算されて、混合信号Ｙが
出力端子（38）に取出される。
なおこの装置において、Ｋ＝1,K＝０の場合は例外処
理するものとし、Ｋを小数点の下の第１ビツトをMSBと
するストレートバイナリーコードとすると、（１−Ｋ）
はＫの２の補数をとればよいことになる。
理するものとし、Ｋを小数点の下の第１ビツトをMSBと
するストレートバイナリーコードとすると、（１−Ｋ）
はＫの２の補数をとればよいことになる。
このようにして２つの信号Ａ、Ｂの混合〔Ｙ＝KA＋
（１−Ｋ）Ｂ〕を行うことができる。
（１−Ｋ）Ｂ〕を行うことができる。
しかしながら上述の装置において、乗算器（32）（3
4）は一般的に並列乗算方式で実現され、例えば８ビツ
ト×８ビツトの場合は第４図に示すように行われる。す
なわちこの方式は筆算と同様に行われるもので、例えば
被乗数Ａと乗数Ｋの１桁ごとの値（k0,k1……k7）との
積を求め、まず部分積Ａ・k0を得る。次に同様にＡ・k1
を求め、これを１ビツトずつずらしてＡ・k0に加算す
る。以下順次各部分積Ａ・k2……Ａ・k7を求めながら、
これらを１ビツトずつずらして加算して行く。ただしこ
の演算は２進演算であり、Ki（ｉ＝０〜７）は０か１で
あるので、各部分積Ａ・kiは０かＡである。すなわちki
＝０のとき、０、ki＝１のときＡになる。
4）は一般的に並列乗算方式で実現され、例えば８ビツ
ト×８ビツトの場合は第４図に示すように行われる。す
なわちこの方式は筆算と同様に行われるもので、例えば
被乗数Ａと乗数Ｋの１桁ごとの値（k0,k1……k7）との
積を求め、まず部分積Ａ・k0を得る。次に同様にＡ・k1
を求め、これを１ビツトずつずらしてＡ・k0に加算す
る。以下順次各部分積Ａ・k2……Ａ・k7を求めながら、
これらを１ビツトずつずらして加算して行く。ただしこ
の演算は２進演算であり、Ki（ｉ＝０〜７）は０か１で
あるので、各部分積Ａ・kiは０かＡである。すなわちki
＝０のとき、０、ki＝１のときＡになる。
そこで第５図に示すようなフルアダー（51）とアンド
ゲート（52）の各１個からなる回路を基本要素とし、こ
の回路要素を例えば８×８＝64個設けることによつて上
述の乗算を実現することができる。すなわち図において
aiはＡのｉビツト目、kiはＫのｉビツト目、CIi-1は下
のビツトからのキヤリー入力、COiはキヤリー出力、SIi
は前の段の部分積加算結果の対応するビツト桁からの信
号入力、SOiは加算出力である。なお２進値の１ビツト
の乗算はアンドゲートで実現され、加算はフルアダーで
実現される。
ゲート（52）の各１個からなる回路を基本要素とし、こ
の回路要素を例えば８×８＝64個設けることによつて上
述の乗算を実現することができる。すなわち図において
aiはＡのｉビツト目、kiはＫのｉビツト目、CIi-1は下
のビツトからのキヤリー入力、COiはキヤリー出力、SIi
は前の段の部分積加算結果の対応するビツト桁からの信
号入力、SOiは加算出力である。なお２進値の１ビツト
の乗算はアンドゲートで実現され、加算はフルアダーで
実現される。
従つて上述の装置において、ｎビツトの混合器を実現
するためには、１つの乗算器にn2個のフルアダーとアン
ドゲートが必要とされ、さらに加算器（37）にｎ個のフ
ルアダーが必要とされて、全体では２×n2＋ｎ個のフル
アダーと２×n2個のアンドゲートを設けなければなら
ず、特に回路規模の大きいフルアダーが多数設けられる
ために全体の回路規模が極めて大きなものになつてしま
つていた。
するためには、１つの乗算器にn2個のフルアダーとアン
ドゲートが必要とされ、さらに加算器（37）にｎ個のフ
ルアダーが必要とされて、全体では２×n2＋ｎ個のフル
アダーと２×n2個のアンドゲートを設けなければなら
ず、特に回路規模の大きいフルアダーが多数設けられる
ために全体の回路規模が極めて大きなものになつてしま
つていた。
本願はこの問題点を解決するものである。
本発明は、第１及び第２の入力信号Ａ、Ｂのそれぞれ
等しい桁のビットの値ai、biを混合係数Ｋの任意のビッ
トの値Kiに従ってセレクトするセレクタ（１）と、この
セレクトされた値が供給されるフルアダー（２）との回
路要素（第１図）からなり、上記入力信号のビット数分
の上記回路要素が順次そのキャリ信号Ｃが従属に接続さ
れて１段の回路が形成され、各段の上記１段の回路の上
記フルアダーの加算入力SIにはそれぞれ前段の上記１段
の回路の上記フルアダーの加算出力SOが１ビット下位に
シフトされて供給されて上記セレクトされた値と加算さ
れるように構成され、初段の上記１段の回路の上記フル
アダーの加算入力には上記第２の入力信号を供給し、各
段の上記１段の回路に上記混合係数のそれぞれのビット
の値を供給し、最後の上記１段の回路の上記フルアダー
の加算出力から上記第１及び第２の入力信号を上記混合
係数に従って混合した出力信号を取り出すことを特徴と
するディジタル混合器である。
等しい桁のビットの値ai、biを混合係数Ｋの任意のビッ
トの値Kiに従ってセレクトするセレクタ（１）と、この
セレクトされた値が供給されるフルアダー（２）との回
路要素（第１図）からなり、上記入力信号のビット数分
の上記回路要素が順次そのキャリ信号Ｃが従属に接続さ
れて１段の回路が形成され、各段の上記１段の回路の上
記フルアダーの加算入力SIにはそれぞれ前段の上記１段
の回路の上記フルアダーの加算出力SOが１ビット下位に
シフトされて供給されて上記セレクトされた値と加算さ
れるように構成され、初段の上記１段の回路の上記フル
アダーの加算入力には上記第２の入力信号を供給し、各
段の上記１段の回路に上記混合係数のそれぞれのビット
の値を供給し、最後の上記１段の回路の上記フルアダー
の加算出力から上記第１及び第２の入力信号を上記混合
係数に従って混合した出力信号を取り出すことを特徴と
するディジタル混合器である。
これによれば、新規な回路要素を用いることによつて
全体の回路規模を大幅に縮小することができ、デイジタ
ル混合器の小型化を実現することができる。
全体の回路規模を大幅に縮小することができ、デイジタ
ル混合器の小型化を実現することができる。
ところで上述の混合演算において、混合係数Ｋは、 で表わすことができ、この値にＡが乗算された値は、 と表わすことができる。なおｎは入力信号のビツト数、
kiは係数Ｋのｉビツト目を示す。
kiは係数Ｋのｉビツト目を示す。
これに対して（１−ｋ）は、 で表わされる。
従つて上述の混合演算は、 と表わされる。
そこでこの（２）式の右辺の第１項と上述の（１）式
とを比較すると、（１）式のAkiの乗算に変えて（Aki＋
Bk▲▼）が設けられたものであり、これはkiが１か
０かによつてＡかＢがセレクトされることを意味してい
る。
とを比較すると、（１）式のAkiの乗算に変えて（Aki＋
Bk▲▼）が設けられたものであり、これはkiが１か
０かによつてＡかＢがセレクトされることを意味してい
る。
本願はこの点に着目してなされたものである。
すなわち第１図は上述の乗算器の回路要素に対応する
本願の回路要素であつて、この図において値Ａのｉビツ
ト目aiと、値Ｂのｉビツト目biとがそれぞれセレクタ
（１）を構成するアンドゲート（11）（12）に供給され
る。また係数Ｋのｉビツト目kiがアンドゲート（11）に
供給されると共に、反転されてアンドゲート（12）に供
給される。そしてアンドゲート（11）（12）の出力がオ
アゲート（13）を通じてフルアダー（２）に供給され
る。なおCIi-1は下のビツトからのキヤリー入力、COiは
キヤリー出力、SIiは前の段の加算結果の対応するビツ
ト桁からの信号入力、SOiは信号出力である。
本願の回路要素であつて、この図において値Ａのｉビツ
ト目aiと、値Ｂのｉビツト目biとがそれぞれセレクタ
（１）を構成するアンドゲート（11）（12）に供給され
る。また係数Ｋのｉビツト目kiがアンドゲート（11）に
供給されると共に、反転されてアンドゲート（12）に供
給される。そしてアンドゲート（11）（12）の出力がオ
アゲート（13）を通じてフルアダー（２）に供給され
る。なおCIi-1は下のビツトからのキヤリー入力、COiは
キヤリー出力、SIiは前の段の加算結果の対応するビツ
ト桁からの信号入力、SOiは信号出力である。
そしてこの回路要素が、第２図の破線内に示すように
上述の並列乗算方式と同様にn2個設けられることによつ
て、上述の（２）式第１項の演算を行うことができる。
さらに図示のように値Ｂを加算することによつて、混合
演算を実現することができる。
上述の並列乗算方式と同様にn2個設けられることによつ
て、上述の（２）式第１項の演算を行うことができる。
さらに図示のように値Ｂを加算することによつて、混合
演算を実現することができる。
従つてこの装置において、ｎビツトの混合器を実現す
るためには、（２）式第１項を行うためにn2個のフルア
ダーと３×n2個のアンドオアゲート、それに値Ｂを加算
するためのｎ個のフルアダーを設けるのみでよく、全体
でn2＋ｎ個のフルアダーと３×n2個のアンドオアゲート
で装置を実現することができる。
るためには、（２）式第１項を行うためにn2個のフルア
ダーと３×n2個のアンドオアゲート、それに値Ｂを加算
するためのｎ個のフルアダーを設けるのみでよく、全体
でn2＋ｎ個のフルアダーと３×n2個のアンドオアゲート
で装置を実現することができる。
すなわち上述の従来の装置と比較した場合に、フルア
ダーをn2個消滅することができ、アンドオアゲートはn2
個増加するものの、アンドオアゲートの回路規模はフル
アダーに比べて極めて小であるので、全体の回路規模を
1/2強に縮少することができ、これによつてデイジタル
混合器の小型化を実現することができる。
ダーをn2個消滅することができ、アンドオアゲートはn2
個増加するものの、アンドオアゲートの回路規模はフル
アダーに比べて極めて小であるので、全体の回路規模を
1/2強に縮少することができ、これによつてデイジタル
混合器の小型化を実現することができる。
またこの混合器を含む回路をIC化した場合に、全体の
ゲート数すなわちトランジスタ素子数を減少させること
ができる。
ゲート数すなわちトランジスタ素子数を減少させること
ができる。
この発明によれば、新規な回路要素を用いることによ
つて全体の回路規模を大幅に縮小することができ、デイ
ジタル混合器の小型化を実現することができるようにな
つた。
つて全体の回路規模を大幅に縮小することができ、デイ
ジタル混合器の小型化を実現することができるようにな
つた。
第１図は本発明の一例の構成図、第２図はその説明のた
めの図、第３図〜第５図は従来の技術の説明のための図
である。 （１）はセレクタ、（２）はフルアダー、（11）（12）
はアンドゲート、（13）はオアゲートである。
めの図、第３図〜第５図は従来の技術の説明のための図
である。 （１）はセレクタ、（２）はフルアダー、（11）（12）
はアンドゲート、（13）はオアゲートである。
Claims (1)
- 【請求項１】第１及び第２の入力信号のそれぞれ等しい
桁のビットの値を混合係数の任意のビットの値に従って
セレクトするセレクタと、このセレクトされた値が供給
されるフルアダーとの回路要素からなり、 上記入力信号のビット数分の上記回路要素が順次そのキ
ャリ信号が従属に接続されて１段の回路が形成され、 各段の上記１段の回路の上記フルアダーの加算入力には
それぞれ前段の上記１段の回路の上記フルアダーの加算
出力が１ビット下位にシフトされて供給されて上記セレ
クトされた値と加算されるように構成され、 初段の上記１段の回路の上記フルアダーの加算入力には
上記第２の入力信号を供給し、 各段の上記１段の回路に上記混合係数のそれぞれのビッ
トの値を供給し、 最後の上記１段の回路の上記フルアダーの加算出力から
上記第１及び第２の入力信号を上記混合係数に従って混
合した出力信号を取り出す ことを特徴とするディジタル混合器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62214748A JP2625750B2 (ja) | 1987-08-28 | 1987-08-28 | ディジタル混合器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62214748A JP2625750B2 (ja) | 1987-08-28 | 1987-08-28 | ディジタル混合器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6458111A JPS6458111A (en) | 1989-03-06 |
| JP2625750B2 true JP2625750B2 (ja) | 1997-07-02 |
Family
ID=16660929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62214748A Expired - Fee Related JP2625750B2 (ja) | 1987-08-28 | 1987-08-28 | ディジタル混合器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2625750B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6354071A (ja) * | 1986-08-25 | 1988-03-08 | Hitachi Ltd | デジタルミキサ−回路 |
-
1987
- 1987-08-28 JP JP62214748A patent/JP2625750B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6458111A (en) | 1989-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1216660A (en) | Hue correction circuit for a digital tv receiver | |
| US4916531A (en) | Color video processing circuitry | |
| EP0162499B1 (en) | Fading circuit for video signals | |
| JPH05134851A (ja) | 乗算回路出力方式 | |
| GB2149538A (en) | Digital multiplier | |
| US5181184A (en) | Apparatus for multiplying real-time 2's complement code in a digital signal processing system and a method for the same | |
| JP2625750B2 (ja) | ディジタル混合器 | |
| WO1991018355A1 (en) | Integrated interpolator and method of operation | |
| JP2503854B2 (ja) | 混合回路 | |
| JPS61159827A (ja) | ディジタル―アナログ変換方法 | |
| Dumonteix et al. | A family of redundant multipliers dedicated to fast computation for signal processing | |
| JP2555577B2 (ja) | 演算装置 | |
| JPH0734228B2 (ja) | 複合類似度法によるパタ−ン認識装置 | |
| JPH0453369A (ja) | ディジタルミキサー回路 | |
| JP2643165B2 (ja) | 演算回路 | |
| JPS6354071A (ja) | デジタルミキサ−回路 | |
| KR880001011B1 (ko) | 유한필드내의 곱셈 처리방법 | |
| JP2625854B2 (ja) | マットカラー効果発生器 | |
| JPH05224888A (ja) | 小数点位置可変型データの乗算回路 | |
| JPH06268479A (ja) | デジタルフィルタ | |
| KR960012599B1 (ko) | 디지탈 색 공간 변환 회로 | |
| JP3334242B2 (ja) | 色差信号の信号処理回路及び信号処理方法 | |
| JPS5820094A (ja) | 映像処理回路 | |
| JPH01158814A (ja) | 高速信号処理プロセツサ | |
| JPS5827418A (ja) | デジタルフイルタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |