JPH06268479A - デジタルフィルタ - Google Patents
デジタルフィルタInfo
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- JPH06268479A JPH06268479A JP5684793A JP5684793A JPH06268479A JP H06268479 A JPH06268479 A JP H06268479A JP 5684793 A JP5684793 A JP 5684793A JP 5684793 A JP5684793 A JP 5684793A JP H06268479 A JPH06268479 A JP H06268479A
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Abstract
(57)【要約】
【目的】 コンピュータから入力される係数データのビ
ット数よりも大きなビット数の係数データを係数ラッチ
へ入力できるデジタルフィルタを提供する 【構成】 演算用データに基づいて所定の演算処理を実
行する複数の同一演算素子と、第１ビット数以下の演算
用データを入力する入力手段と、第１ビット数より大き
な第２ビット数の演算用データが格納でき、格納した演
算用データを対応する演算素子へ出力する複数のラッチ
回路と、各ラッチ回路へ順にラッチ信号を出力する出力
手段と、ラッチ信号が入力されているラッチ回路の複数
の入力端子群へ入力手段からそれぞれの演算用データを
順に入力させ、合わせて第２ビット数分の演算用データ
を格納させる制御手段と、各演算素子による演算結果の
合計を出力する加算手段とを備える。
ット数よりも大きなビット数の係数データを係数ラッチ
へ入力できるデジタルフィルタを提供する 【構成】 演算用データに基づいて所定の演算処理を実
行する複数の同一演算素子と、第１ビット数以下の演算
用データを入力する入力手段と、第１ビット数より大き
な第２ビット数の演算用データが格納でき、格納した演
算用データを対応する演算素子へ出力する複数のラッチ
回路と、各ラッチ回路へ順にラッチ信号を出力する出力
手段と、ラッチ信号が入力されているラッチ回路の複数
の入力端子群へ入力手段からそれぞれの演算用データを
順に入力させ、合わせて第２ビット数分の演算用データ
を格納させる制御手段と、各演算素子による演算結果の
合計を出力する加算手段とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、複数の同一演算素子を
備えるデジタルフィルタに関する。
備えるデジタルフィルタに関する。
【０００２】
【従来の技術】図１は、デジタルフィルタの２進整数乗
算器を示す図である。該乗算器は、係数アドレスデコー
ダ３００と、係数ラッチｋ1〜ｋnと、乗算器ｌ1〜ｌ
mと、加算器ｏ1〜ｏnと、遅延素子ｐ1〜ｐn-1とから構
成される。
算器を示す図である。該乗算器は、係数アドレスデコー
ダ３００と、係数ラッチｋ1〜ｋnと、乗算器ｌ1〜ｌ
mと、加算器ｏ1〜ｏnと、遅延素子ｐ1〜ｐn-1とから構
成される。
【０００３】係数アドレスデコーダ３００は、各係数ラ
ッチｋ1〜ｋnに所定のタイミングでラッチ信号Ｒαを出
力する。ここで、係数αの値は、α＝１，２，３，…，
ｎ−１，ｎ，１，２，…と順に変化する。ラッチ信号Ｒ
αの入力された係数ラッチｋαでは、係数データバスか
ら送られてくる係数データ（乗数）をラッチする。乗算
器ｌαには、データバスから送られてくる被乗数のデー
タが入力される。乗算器ｌαは、入力された被乗数と、
係数ラッチｋαにラッチされた係数データとを掛け合わ
せ、乗算結果を各加算器ｏαに出力する。各加算器ｏ1
〜ｏnに出力された乗算結果は、累積データバスを介し
て入力される累積データに順次加算され、最後に加算器
ｏnから累積データ出力として出力される。
ッチｋ1〜ｋnに所定のタイミングでラッチ信号Ｒαを出
力する。ここで、係数αの値は、α＝１，２，３，…，
ｎ−１，ｎ，１，２，…と順に変化する。ラッチ信号Ｒ
αの入力された係数ラッチｋαでは、係数データバスか
ら送られてくる係数データ（乗数）をラッチする。乗算
器ｌαには、データバスから送られてくる被乗数のデー
タが入力される。乗算器ｌαは、入力された被乗数と、
係数ラッチｋαにラッチされた係数データとを掛け合わ
せ、乗算結果を各加算器ｏαに出力する。各加算器ｏ1
〜ｏnに出力された乗算結果は、累積データバスを介し
て入力される累積データに順次加算され、最後に加算器
ｏnから累積データ出力として出力される。
【０００４】
【発明が解決しようとする課題】係数ラッチはラッチ信
号の入力に対し、係数データバスを介して送られてくる
所定のビットの係数データをラッチする。このため、例
えば、１０ビットの係数データを用いて演算処理を実行
したい場合には、１０ビットの係数データをラッチ可能
な係数ラッチを用意する必要がある。しかし、係数ラッ
チが１０ビットの係数データをラッチ可能でも、コンピ
ュータが８ビットの係数データしか出力できない場合、
係数ラッチは、ラッチ信号に対して８ビットの係数デー
タしかラッチしない。このため、係数ラッチは、９ビッ
ト以上の係数データをラッチできない。従って、演算精
度の向上等の目的で、９ビット以上の係数データを使用
するには、８ビットコンピュータのかわりに１６ビット
コンピュータを使用する必要が生じ、本発明のデジタル
フィルタを含む装置自体のコストが高くなるといった問
題がある。
号の入力に対し、係数データバスを介して送られてくる
所定のビットの係数データをラッチする。このため、例
えば、１０ビットの係数データを用いて演算処理を実行
したい場合には、１０ビットの係数データをラッチ可能
な係数ラッチを用意する必要がある。しかし、係数ラッ
チが１０ビットの係数データをラッチ可能でも、コンピ
ュータが８ビットの係数データしか出力できない場合、
係数ラッチは、ラッチ信号に対して８ビットの係数デー
タしかラッチしない。このため、係数ラッチは、９ビッ
ト以上の係数データをラッチできない。従って、演算精
度の向上等の目的で、９ビット以上の係数データを使用
するには、８ビットコンピュータのかわりに１６ビット
コンピュータを使用する必要が生じ、本発明のデジタル
フィルタを含む装置自体のコストが高くなるといった問
題がある。
【０００５】そこで、本発明は、コンピュータから出力
される係数データよりも大きなビット数の係数データを
係数ラッチへラッチできるデジタルフィルタを提供する
ことを目的とする。
される係数データよりも大きなビット数の係数データを
係数ラッチへラッチできるデジタルフィルタを提供する
ことを目的とする。
【０００６】
【問題を解決するための手段】本発明のデジタルフィル
タは、演算用データに基づいて所定の演算処理を実行す
る複数の同一演算素子と、第１ビット数以下の任意のビ
ット数の演算用データを入力するデータ入力手段と、第
１ビット数より大きな第２ビット数の演算用データが格
納でき、格納した演算用データをそれぞれ対応する演算
素子へ出力する複数のラッチ回路と、各ラッチ回路へ順
にラッチ信号を出力するラッチ信号出力手段と、ラッチ
信号が入力されているラッチ回路の複数のデータ入力端
子群へデータ入力手段からそれぞれの演算用データを順
に入力させ、合わせて第２ビット数分の演算用データを
格納させる制御手段と、各演算素子による演算結果を各
々加算し、全ての演算素子の演算結果の合計を出力する
加算手段とを備える。
タは、演算用データに基づいて所定の演算処理を実行す
る複数の同一演算素子と、第１ビット数以下の任意のビ
ット数の演算用データを入力するデータ入力手段と、第
１ビット数より大きな第２ビット数の演算用データが格
納でき、格納した演算用データをそれぞれ対応する演算
素子へ出力する複数のラッチ回路と、各ラッチ回路へ順
にラッチ信号を出力するラッチ信号出力手段と、ラッチ
信号が入力されているラッチ回路の複数のデータ入力端
子群へデータ入力手段からそれぞれの演算用データを順
に入力させ、合わせて第２ビット数分の演算用データを
格納させる制御手段と、各演算素子による演算結果を各
々加算し、全ての演算素子の演算結果の合計を出力する
加算手段とを備える。
【０００７】
【作用】本発明のデジタルフィルタでは、ラッチ信号出
力手段によりラッチ信号の出力されたラッチ回路に対
し、制御手段が、該ラッチ回路の備える複数の入力端子
群に、データ入力手段から複数の第１ビット数以下の演
算用データを順に入力させ、合わせて第２ビット数の演
算用データを格納させる。第２ビット数の演算用データ
の格納されたラッチ回路は、該演算用データをそれぞれ
対応する複数の演算素子へ出力する。演算用データの入
力された各演算素子は、該演算用データに基づいて演算
処理を実行し、演算結果を加算手段へ出力する。加算手
段は、各演算手段による演算結果を各々加算し、全ての
演算結果の合計を出力する。
力手段によりラッチ信号の出力されたラッチ回路に対
し、制御手段が、該ラッチ回路の備える複数の入力端子
群に、データ入力手段から複数の第１ビット数以下の演
算用データを順に入力させ、合わせて第２ビット数の演
算用データを格納させる。第２ビット数の演算用データ
の格納されたラッチ回路は、該演算用データをそれぞれ
対応する複数の演算素子へ出力する。演算用データの入
力された各演算素子は、該演算用データに基づいて演算
処理を実行し、演算結果を加算手段へ出力する。加算手
段は、各演算手段による演算結果を各々加算し、全ての
演算結果の合計を出力する。
【０００８】例えば、データ入力手段が、８ビット以下
の任意の演算用データを入力でき、ラッチ回路が１０ビ
ットの演算用データを格納できる場合、制御手段は、ラ
ッチ信号の入力されたラッチ回路へ、データ入力手段か
ら８ビットの演算用データと２ビットの演算用データと
を順に入力させ、合わせて１０ビットの演算用データを
格納させる。１０ビットの演算用データの格納された各
ラッチ回路は、該演算用データをそれぞれ対応する演算
素子へ出力する。１０ビットの演算用データの入力され
た演算素子は、該演算用データに基づいて演算処理を実
行し、演算結果を加算手段へ出力する。加算手段は、各
演算手段による演算結果を加算し、全ての演算結果の合
計を出力する。
の任意の演算用データを入力でき、ラッチ回路が１０ビ
ットの演算用データを格納できる場合、制御手段は、ラ
ッチ信号の入力されたラッチ回路へ、データ入力手段か
ら８ビットの演算用データと２ビットの演算用データと
を順に入力させ、合わせて１０ビットの演算用データを
格納させる。１０ビットの演算用データの格納された各
ラッチ回路は、該演算用データをそれぞれ対応する演算
素子へ出力する。１０ビットの演算用データの入力され
た演算素子は、該演算用データに基づいて演算処理を実
行し、演算結果を加算手段へ出力する。加算手段は、各
演算手段による演算結果を加算し、全ての演算結果の合
計を出力する。
【０００９】
【実施例】本発明のデジタルフィルタは、ラッチ信号の
入力に対応し、コンピュータから入力される所定のビッ
ト数の係数データを該係数ラッチに複数入力させる論理
ロジック回路を係数ラッチの入力端子に備える。該論理
ロジック回路には、係数アドレスデコーダからラッチ信
号が入力されると共に、コンピュータから切換信号が入
力される。上記切換信号は、コンピュータにより所定の
タイミングでローレベルからハイレベルに切り換えられ
る。以下、本発明のデジタルフィルタに係る第１実施例
及び第２実施例について説明する。
入力に対応し、コンピュータから入力される所定のビッ
ト数の係数データを該係数ラッチに複数入力させる論理
ロジック回路を係数ラッチの入力端子に備える。該論理
ロジック回路には、係数アドレスデコーダからラッチ信
号が入力されると共に、コンピュータから切換信号が入
力される。上記切換信号は、コンピュータにより所定の
タイミングでローレベルからハイレベルに切り換えられ
る。以下、本発明のデジタルフィルタに係る第１実施例
及び第２実施例について説明する。
【００１０】（１）第１実施例 図２は、本発明のデジタルフィルタの第１実施例の概略
構成回路図である。本デジタルフィルタは、係数アドレ
スデコーダ１００と、入力端子に制御ロジック回路ｅ1
〜ｅnを備える係数ラッチａ1〜ａnと、乗算器ｂ1〜ｂn
と、加算器ｃ1〜ｃnと、遅延素子ｄ1〜ｄn-1とから構成
される。
構成回路図である。本デジタルフィルタは、係数アドレ
スデコーダ１００と、入力端子に制御ロジック回路ｅ1
〜ｅnを備える係数ラッチａ1〜ａnと、乗算器ｂ1〜ｂn
と、加算器ｃ1〜ｃnと、遅延素子ｄ1〜ｄn-1とから構成
される。
【００１１】各係数ラッチａ1〜ａnは、一度に１０ビッ
トの係数データを格納できる。また、図示するように、
各係数ラッチａ1〜ａnは、２つの入力端子群及びゲート
を備え、係数データを下位２ビット及び上位８ビットに
分けて入力することが可能である。各制御ロジックｅ1
〜ｅnは、ＡＮＤゲートから構成され、一方の入力端子
に係数アドレスデコーダ１００から出力されるラッチ信
号が入力され、もう一方の入力端子には図示しないコン
ピュータから切換信号が入力される。
トの係数データを格納できる。また、図示するように、
各係数ラッチａ1〜ａnは、２つの入力端子群及びゲート
を備え、係数データを下位２ビット及び上位８ビットに
分けて入力することが可能である。各制御ロジックｅ1
〜ｅnは、ＡＮＤゲートから構成され、一方の入力端子
に係数アドレスデコーダ１００から出力されるラッチ信
号が入力され、もう一方の入力端子には図示しないコン
ピュータから切換信号が入力される。
【００１２】係数アドレスデコーダ１００は、係数ラッ
チａ1〜ａnに所定のタイミングでラッチ信号Ｒβを出力
する。ここで、係数βの値は、β＝１，２，３，…，ｎ
−１，ｎ，１，２，…と順に変化する。ラッチ信号Ｒβ
の入力された係数ラッチａβでは、制御ロジック回路ｅ
βにより、後に説明する手順で係数データバスから送ら
れてくる２ビット及び８ビットの係数データを順に格納
する。乗算器ｂβには、データバスから送られてくる被
乗数のデータが入力される。乗算器ｂβは、入力された
被乗数と、係数ラッチａβにラッチされた係数データと
を掛け合わせ、乗算結果を加算器ｃβへ出力する。各加
算器ｃ1〜ｃnへ出力された乗算結果は、累積データバス
を介して入力される累積データに順次加算され、最後に
加算器ｃnから累積データ出力として出力される。
チａ1〜ａnに所定のタイミングでラッチ信号Ｒβを出力
する。ここで、係数βの値は、β＝１，２，３，…，ｎ
−１，ｎ，１，２，…と順に変化する。ラッチ信号Ｒβ
の入力された係数ラッチａβでは、制御ロジック回路ｅ
βにより、後に説明する手順で係数データバスから送ら
れてくる２ビット及び８ビットの係数データを順に格納
する。乗算器ｂβには、データバスから送られてくる被
乗数のデータが入力される。乗算器ｂβは、入力された
被乗数と、係数ラッチａβにラッチされた係数データと
を掛け合わせ、乗算結果を加算器ｃβへ出力する。各加
算器ｃ1〜ｃnへ出力された乗算結果は、累積データバス
を介して入力される累積データに順次加算され、最後に
加算器ｃnから累積データ出力として出力される。
【００１３】図示しないコンピュータから２ビット及び
８ビットの係数データが順に繰り返し出力される場合、
制御ロジック回路ｅβに入力される切換信号は、最初、
ローレベルに保持される。制御ロジック回路ｅβは、係
数アドレスデコーダ１００からハイレベルのラッチ信号
Ｒβが入力されるのを待機する。コンピュータは、ハイ
レベルのラッチ信号Ｒβが制御ロジック回路ｅβに入力
されている間に、切換信号をローレベルからハイレベル
に切り換える。コンピュータによる切換信号の信号レベ
ルの切り換えに対応して、論理ロジック回路ｅβは、下
位２ビット分の入力端子群のゲート信号をローレベルか
らハイレベルに切り換えた後に、上位８ビット分の入力
端子群のゲート信号をローレベルからハイレベルに切り
換える。このようにゲート信号が切りかわることで、係
数ラッチａβには、最初に下位２ビット、次に上位８ビ
ットの係数データが入力され、合わせて１０ビットの係
数データが格納される。
８ビットの係数データが順に繰り返し出力される場合、
制御ロジック回路ｅβに入力される切換信号は、最初、
ローレベルに保持される。制御ロジック回路ｅβは、係
数アドレスデコーダ１００からハイレベルのラッチ信号
Ｒβが入力されるのを待機する。コンピュータは、ハイ
レベルのラッチ信号Ｒβが制御ロジック回路ｅβに入力
されている間に、切換信号をローレベルからハイレベル
に切り換える。コンピュータによる切換信号の信号レベ
ルの切り換えに対応して、論理ロジック回路ｅβは、下
位２ビット分の入力端子群のゲート信号をローレベルか
らハイレベルに切り換えた後に、上位８ビット分の入力
端子群のゲート信号をローレベルからハイレベルに切り
換える。このようにゲート信号が切りかわることで、係
数ラッチａβには、最初に下位２ビット、次に上位８ビ
ットの係数データが入力され、合わせて１０ビットの係
数データが格納される。
【００１４】また、係数ラッチａβに、１０ビットの係
数データがコンピュータから係数データバスを介して入
力される場合、切換信号は、最初からハイレベルに保持
される。、制御ロジックｅβは、係数アドレスデコーダ
１００からハイレベルのラッチ信号Ｒβが入力されるの
を待機する。係数アドレスデコーダ１００からハイレベ
ルのラッチ信号Ｒβが制御ロジックｅβに入力される
と、制御ロジックｅβは、係数ラッチａβの上位８ビッ
ト及び下位２ビットに分けられられた各入力端子群のゲ
ートに同時にハイレベルのゲート信号を入力する。これ
により、係数ラッチａβには、１０ビットの係数データ
が一度に格納される。
数データがコンピュータから係数データバスを介して入
力される場合、切換信号は、最初からハイレベルに保持
される。、制御ロジックｅβは、係数アドレスデコーダ
１００からハイレベルのラッチ信号Ｒβが入力されるの
を待機する。係数アドレスデコーダ１００からハイレベ
ルのラッチ信号Ｒβが制御ロジックｅβに入力される
と、制御ロジックｅβは、係数ラッチａβの上位８ビッ
ト及び下位２ビットに分けられられた各入力端子群のゲ
ートに同時にハイレベルのゲート信号を入力する。これ
により、係数ラッチａβには、１０ビットの係数データ
が一度に格納される。
【００１５】上記構成のデジタルフィルタを用いること
により、コンピュータが出力できる係数データのビット
数が８ビットであり、各係数ラッチａβの格納できる係
数データのビット数が１０ビットである場合であって
も、係数アドレスデコーダ１００から出力されるラッチ
信号Ｒβがハイレベルの間に、係数ラッチａβに２ビッ
ト及び８ビットの係数データを順に格納させ、係数ラッ
チａβに合わせて１０ビットの係数データを格納するこ
とができる。
により、コンピュータが出力できる係数データのビット
数が８ビットであり、各係数ラッチａβの格納できる係
数データのビット数が１０ビットである場合であって
も、係数アドレスデコーダ１００から出力されるラッチ
信号Ｒβがハイレベルの間に、係数ラッチａβに２ビッ
ト及び８ビットの係数データを順に格納させ、係数ラッ
チａβに合わせて１０ビットの係数データを格納するこ
とができる。
【００１６】（２）第２実施例 次の図３は、本発明のデジタルフィルタの第２実施例を
示す図である。第２実施例は、第１実施例を更に発展し
たものであり、複数の制御ロジック回路を備え、これら
の動作を制御することで、コンピュータが出力すること
のできる係数データのビット数の数倍のビット数の係数
データを係数ラッチに格納することができる。
示す図である。第２実施例は、第１実施例を更に発展し
たものであり、複数の制御ロジック回路を備え、これら
の動作を制御することで、コンピュータが出力すること
のできる係数データのビット数の数倍のビット数の係数
データを係数ラッチに格納することができる。
【００１７】本実施例のデジタルフィルタは、図３に示
すように、係数アドレスデコーダ２００と、係数ラッチ
ｆ1〜ｆnと、乗算器ｇ1〜ｇnと、加算器ｈ1〜ｈnと、遅
延素子ｉ1〜ｉn-1とから構成される。各係数ラッチｆ1
〜ｆnには、制御ロジック回路ｊ1,1〜ｊ1,m，ｊ2,1〜ｊ
2,m，…，ｊn,1〜ｊn,mが備えられる。また、各係数ラ
ッチｆ1〜ｆnは、ａビットの係数データを格納できる。
すように、係数アドレスデコーダ２００と、係数ラッチ
ｆ1〜ｆnと、乗算器ｇ1〜ｇnと、加算器ｈ1〜ｈnと、遅
延素子ｉ1〜ｉn-1とから構成される。各係数ラッチｆ1
〜ｆnには、制御ロジック回路ｊ1,1〜ｊ1,m，ｊ2,1〜ｊ
2,m，…，ｊn,1〜ｊn,mが備えられる。また、各係数ラ
ッチｆ1〜ｆnは、ａビットの係数データを格納できる。
【００１８】係数アドレスデコーダ２００は、係数ラッ
チｆ1〜ｆnに所定のタイミングでラッチ信号Ｒγを出力
する。ここで、係数γの値は、γ＝１，２，３，…，ｎ
−１，ｎ，１，２，…と順に変化する。ラッチ信号Ｒγ
の入力された係数ラッチｆγでは、制御ロジックｊγ,1
〜ｊγ,mにより、後に説明する手順で係数データバスか
ら送られてくる係数データを順にラッチする。乗算器ｇ
γには、データバスから送られてくる被乗数のデータが
入力される。乗算器ｇγは、入力された被乗数と、各係
数ラッチｆγにラッチされた係数データとを掛け合わ
せ、乗算結果を各加算器ｈγへ出力する。各加算器ｈ1
〜ｈnへ出力された乗算結果は、累積データバスを介し
て入力される累積データに順次加算され、最後に加算器
ｈnから累積データ出力として出力される。
チｆ1〜ｆnに所定のタイミングでラッチ信号Ｒγを出力
する。ここで、係数γの値は、γ＝１，２，３，…，ｎ
−１，ｎ，１，２，…と順に変化する。ラッチ信号Ｒγ
の入力された係数ラッチｆγでは、制御ロジックｊγ,1
〜ｊγ,mにより、後に説明する手順で係数データバスか
ら送られてくる係数データを順にラッチする。乗算器ｇ
γには、データバスから送られてくる被乗数のデータが
入力される。乗算器ｇγは、入力された被乗数と、各係
数ラッチｆγにラッチされた係数データとを掛け合わ
せ、乗算結果を各加算器ｈγへ出力する。各加算器ｈ1
〜ｈnへ出力された乗算結果は、累積データバスを介し
て入力される累積データに順次加算され、最後に加算器
ｈnから累積データ出力として出力される。
【００１９】例えば、コンピュータから一度にｂビット
（但し、ａ＞ｂである。）の係数データが係数データバ
スを介して係数ラッチｆ1〜ｆnに入力される場合、切換
信号は、最初にローレベルに保持される。制御ロジック
回路ｊγ,1〜ｊγ,mは、係数アドレスデコーダ２００か
らハイレベルのラッチ信号Ｒγが入力されるのを待機す
る。係数アドレスデコーダ２００からハイレベルのラッ
チ信号Ｒγが各制御ロジック回路ｊγ,1〜ｊγ,mに入力
されると、ラッチ信号Ｒγが制御ロジック回路ｊγ,1〜
ｊγ,mに入力されている期間中に、コンピュータにより
切換信号がローレベルからハイレベルへ切り換えられ
る。この切換信号の切り替わりに対応して、係数ラッチ
ｆγは、まず、下位ｃビット分（但し、ｂ＞ｃであ
る。）の入力端子群のゲート信号をハイレベルに切り換
え、次に各ｂビット分の入力端子群のゲート信号をハイ
レベルに切り換える。なお、上記各ａ，ｂ及びｃには、
ａ＝ｂ×ｍ＋ｃの関係が成立している。
（但し、ａ＞ｂである。）の係数データが係数データバ
スを介して係数ラッチｆ1〜ｆnに入力される場合、切換
信号は、最初にローレベルに保持される。制御ロジック
回路ｊγ,1〜ｊγ,mは、係数アドレスデコーダ２００か
らハイレベルのラッチ信号Ｒγが入力されるのを待機す
る。係数アドレスデコーダ２００からハイレベルのラッ
チ信号Ｒγが各制御ロジック回路ｊγ,1〜ｊγ,mに入力
されると、ラッチ信号Ｒγが制御ロジック回路ｊγ,1〜
ｊγ,mに入力されている期間中に、コンピュータにより
切換信号がローレベルからハイレベルへ切り換えられ
る。この切換信号の切り替わりに対応して、係数ラッチ
ｆγは、まず、下位ｃビット分（但し、ｂ＞ｃであ
る。）の入力端子群のゲート信号をハイレベルに切り換
え、次に各ｂビット分の入力端子群のゲート信号をハイ
レベルに切り換える。なお、上記各ａ，ｂ及びｃには、
ａ＝ｂ×ｍ＋ｃの関係が成立している。
【００２０】また、コンピュータから一度にａビットの
係数データが係数データバスを介して係数ラッチｆ1〜
ｆn入力される場合、切換信号は、ハイレベルに保持さ
れる。制御ロジック回路ｊγ,1〜ｊγ,mは、係数アドレ
スデコーダ２００からハイレベルのラッチ信号Ｒγが入
力されるのを待機する。係数アドレスデコーダ２００か
らハイレベルのラッチ信号Ｒγが制御ロジック回路
ｊγ,1〜ｊγ,mに入力されると、係数ラッチｆγのｍ個
に分けられた各入力端子群に同時にハイレベルのゲート
信号が入力されることとなり、係数データバスを介して
入力されるａビットの係数データが一度に係数ラッチｆ
γに入力されることとなる。
係数データが係数データバスを介して係数ラッチｆ1〜
ｆn入力される場合、切換信号は、ハイレベルに保持さ
れる。制御ロジック回路ｊγ,1〜ｊγ,mは、係数アドレ
スデコーダ２００からハイレベルのラッチ信号Ｒγが入
力されるのを待機する。係数アドレスデコーダ２００か
らハイレベルのラッチ信号Ｒγが制御ロジック回路
ｊγ,1〜ｊγ,mに入力されると、係数ラッチｆγのｍ個
に分けられた各入力端子群に同時にハイレベルのゲート
信号が入力されることとなり、係数データバスを介して
入力されるａビットの係数データが一度に係数ラッチｆ
γに入力されることとなる。
【００２１】上記構成のデジタルフィルタを用いること
により、コンピュータから出力できる係数データのビッ
ト数が、係数ラッチｆγの格納できるビット数ａよりも
少ない場合であっても、係数アドレスデコーダから出力
されるラッチ信号Ｒγがハイレベルである間に、係数ラ
ッチｆγへ複数の係数データを格納することで、合わせ
てａビットの係数データを係数ラッチｆγに格納でき
る。
により、コンピュータから出力できる係数データのビッ
ト数が、係数ラッチｆγの格納できるビット数ａよりも
少ない場合であっても、係数アドレスデコーダから出力
されるラッチ信号Ｒγがハイレベルである間に、係数ラ
ッチｆγへ複数の係数データを格納することで、合わせ
てａビットの係数データを係数ラッチｆγに格納でき
る。
【００２２】
【発明の効果】本発明のデジタルフィルタは、係数ラッ
チへ複数の係数データを格納することができる。これに
よりコンピュータから送られて来る係数データのビット
数よりも大きなビット数の係数データをラッチ回路へ格
納することができる。
チへ複数の係数データを格納することができる。これに
よりコンピュータから送られて来る係数データのビット
数よりも大きなビット数の係数データをラッチ回路へ格
納することができる。
【図１】 従来のデジタルフィルタを示す図である。
【図２】 本発明のデジタルフィルタの第１実施例の構
成図である。
成図である。
【図３】 本発明のデジタルフィルタの第２実施例の構
成図である。
成図である。
１００，２００…係数アドレスデコーダ ａ1〜ａn、ｆ1〜ｆn…係数ラッチ ｅ1〜ｅn、ｇ1〜ｇn…乗算器 ｃ1〜ｃn、ｈ1〜ｈn…加算器 ｄ1〜ｄn-1、ｉ1〜ｉn-1…遅延素子 ｅ1〜ｅn、ｊ1,1〜ｊ1,m，ｊ2,1〜ｊ2,m、…、ｊn,1〜
ｊn,m…制御ロジック回路
ｊn,m…制御ロジック回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年４月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図１は、デジタルフィルタの２進整数乗
算器を示す図である。該乗算器は、係数アドレスデコー
ダ３００と、係数ラッチｋ1〜ｋnと、乗算器ｌ1〜ｌ
nと、加算器ｏ1〜ｏnと、遅延素子ｐ1〜ｐn-1とから構
成される。
算器を示す図である。該乗算器は、係数アドレスデコー
ダ３００と、係数ラッチｋ1〜ｋnと、乗算器ｌ1〜ｌ
nと、加算器ｏ1〜ｏnと、遅延素子ｐ1〜ｐn-1とから構
成される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １００，２００…係数アドレスデコーダ ａ1〜ａn、ｆ1〜ｆn…係数ラッチ ｅ1〜ｅn、ｇ1〜ｇn…乗算器 ｃ1〜ｃn、ｈ1〜ｈn…加算器 ｄ1〜ｄn-1、ｉ1〜ｉn-1…遅延素子 ｅ1〜ｅn、ｊ1,1〜ｊ1,m，ｊ2,1〜ｊ2,m、…、ｊn,1〜
ｊn,m…制御ロジック回路 Ｒ1〜Ｒn…ラッチ信号
ｊn,m…制御ロジック回路 Ｒ1〜Ｒn…ラッチ信号
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図２】
【図１】
【図３】
Claims (1)
- 【請求項１】 演算用データに基づいて所定の演算処理
を実行する複数の同一演算素子と、 第１ビット数以下の任意のビット数の演算用データを入
力するデータ入力手段と、 第１ビット数より大きな第２ビット数の演算用データが
格納でき、格納した演算用データをそれぞれ対応する演
算素子へ出力する複数のラッチ回路と、 各ラッチ回路へ順にラッチ信号を出力するラッチ信号出
力手段と、 ラッチ信号が入力されているラッチ回路の複数のデータ
入力端子群へデータ入力手段からそれぞれの演算用デー
タを順に入力させ、合わせて第２ビット数分の演算用デ
ータを格納させる制御手段と、 各演算素子による演算結果を各々加算し、全ての演算素
子の演算結果の合計を出力する加算手段とを備えること
を特徴とするデジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5684793A JPH06268479A (ja) | 1993-03-17 | 1993-03-17 | デジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5684793A JPH06268479A (ja) | 1993-03-17 | 1993-03-17 | デジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268479A true JPH06268479A (ja) | 1994-09-22 |
Family
ID=13038813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5684793A Pending JPH06268479A (ja) | 1993-03-17 | 1993-03-17 | デジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268479A (ja) |
-
1993
- 1993-03-17 JP JP5684793A patent/JPH06268479A/ja active Pending
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