JPH0629860A - Ａｄｐｃｍデコード回路 - Google Patents
Ａｄｐｃｍデコード回路Info
- Publication number
- JPH0629860A JPH0629860A JP18091892A JP18091892A JPH0629860A JP H0629860 A JPH0629860 A JP H0629860A JP 18091892 A JP18091892 A JP 18091892A JP 18091892 A JP18091892 A JP 18091892A JP H0629860 A JPH0629860 A JP H0629860A
- Authority
- JP
- Japan
- Prior art keywords
- accuracy
- data
- adder
- effective bit
- bit length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】回路内部の演算精度を簡単に調節可能とし、回
路規模、性能のバランスがとれたシステム評価を容易に
行なう。 【構成】ＡＤＰＣＭのデコーダ論理評価用システムとし
て、まず可能な限り大きな演算精度を有する各回路11〜
16を作成し、有効ビット長を外部から制御できる精度調
整部18〜20を内部演算器15〜17の後段にそれぞれ付加配
設する。
路規模、性能のバランスがとれたシステム評価を容易に
行なう。 【構成】ＡＤＰＣＭのデコーダ論理評価用システムとし
て、まず可能な限り大きな演算精度を有する各回路11〜
16を作成し、有効ビット長を外部から制御できる精度調
整部18〜20を内部演算器15〜17の後段にそれぞれ付加配
設する。
Description
【０００１】
【産業上の利用分野】本発明は、コード化されたＡＤＰ
ＣＭデータをデコードするＡＤＰＣＭデコード回路に関
する。
ＣＭデータをデコードするＡＤＰＣＭデコード回路に関
する。
【０００２】
【従来の技術】従来、デジタルオーディオシステムの開
発では、人間の五感による判断が必要なため、ブレッド
ボードと呼ばれるテスト用の回路を作成し、回路内部で
取扱う音声データの精度、具体的には量子化ビット数を
変えながら、どの程度の音質の音声が得られるかを評価
し、その調整過程で該データの精度を決定するようにな
っていた。
発では、人間の五感による判断が必要なため、ブレッド
ボードと呼ばれるテスト用の回路を作成し、回路内部で
取扱う音声データの精度、具体的には量子化ビット数を
変えながら、どの程度の音質の音声が得られるかを評価
し、その調整過程で該データの精度を決定するようにな
っていた。
【０００３】図４はＡＤＰＣＭデコード回路のブレッド
ボードの構成を示すものである。ここで例えば１６ビッ
トのデジタル音声データを取扱うものとすると、まず１
６ビットのＡＤＰＣＭ入力データは加算器11を介して桁
溢れ処理部12に供される。
ボードの構成を示すものである。ここで例えば１６ビッ
トのデジタル音声データを取扱うものとすると、まず１
６ビットのＡＤＰＣＭ入力データは加算器11を介して桁
溢れ処理部12に供される。
【０００４】この桁溢れ処理部12は、入力されたデータ
の最上位ビットの値により桁溢れを起こしているか否か
を判定し、起こしている場合は入力データをシフトさせ
て出力するもので、この出力データがそのままデコード
されたものとして次段へ送出されると共に、レジスタ13
へ送出される。
の最上位ビットの値により桁溢れを起こしているか否か
を判定し、起こしている場合は入力データをシフトさせ
て出力するもので、この出力データがそのままデコード
されたものとして次段へ送出されると共に、レジスタ13
へ送出される。
【０００５】レジスタ13は、入力されたデータを外部か
ら与えられる同期クロック（図示せず）により保持し、
その保持値をレジスタ14及び乗算器15へ出力する。この
レジスタ14は、レジスタ13と同様に入力されたデータを
外部から与えられる同期クロックにより保持し、その保
持値を乗算器16へ出力する。したがって、桁溢れ処理部
12の出力データに比してレジスタ13，14の保持値はそれ
ぞれ該同期クロックの１クロック分ずつ順に遅延された
値となる。
ら与えられる同期クロック（図示せず）により保持し、
その保持値をレジスタ14及び乗算器15へ出力する。この
レジスタ14は、レジスタ13と同様に入力されたデータを
外部から与えられる同期クロックにより保持し、その保
持値を乗算器16へ出力する。したがって、桁溢れ処理部
12の出力データに比してレジスタ13，14の保持値はそれ
ぞれ該同期クロックの１クロック分ずつ順に遅延された
値となる。
【０００６】しかるに、レジスタ13の保持値は乗算器15
にて外部から与えられる乗数Ｍ１と乗算演算され、その
積データが加算器17へ出力される。同様にレジスタ14の
保持値も乗算器16にて外部から与えられる乗数Ｍ２と乗
算演算され、その積データが加算器17へ出力される。
にて外部から与えられる乗数Ｍ１と乗算演算され、その
積データが加算器17へ出力される。同様にレジスタ14の
保持値も乗算器16にて外部から与えられる乗数Ｍ２と乗
算演算され、その積データが加算器17へ出力される。
【０００７】加算器17では、乗算器15からの積データと
乗算器16からの積データとを加算演算し、その和データ
を上記加算器11へ送出してＡＤＰＣＭ入力データと加算
演算させる。
乗算器16からの積データとを加算演算し、その和データ
を上記加算器11へ送出してＡＤＰＣＭ入力データと加算
演算させる。
【０００８】このような構成にあって、上記乗算器15，
16について考える。乗算器では、例えば４ビットのデー
タを４ビットの乗数で乗算演算すると、得られる積デー
タは８ビットとなる。したがって、乗算を繰返す過程で
内部演算精度を可能な限り高めようとすると、取扱うデ
ータのビット数は無限に大きくなってしまうこととな
る。
16について考える。乗算器では、例えば４ビットのデー
タを４ビットの乗数で乗算演算すると、得られる積デー
タは８ビットとなる。したがって、乗算を繰返す過程で
内部演算精度を可能な限り高めようとすると、取扱うデ
ータのビット数は無限に大きくなってしまうこととな
る。
【０００９】そこで、通常は有効ビット長を考慮して、
例えば４ビットのデータを４ビットの乗数で乗算演算し
た際の積データはその上位４ビットを有効ビット長とし
て丸め演算を行なうようになっている。
例えば４ビットのデータを４ビットの乗数で乗算演算し
た際の積データはその上位４ビットを有効ビット長とし
て丸め演算を行なうようになっている。
【００１０】ところでＡＤＰＣＭ等の回路にあっては、
この丸め演算を繰返すことにより誤差が累積され、結果
として本来あるべき原音のデータ値とはかけはなれたデ
ータ値を出力するようになっていく。これを回避するた
めには、上記図１の回路中のすべての素子の有効ビット
長を無限に大きくするより他に方法はないが、現実の問
題として利用できる回路の規模は限られており、その中
でどの程度まで精度を上げることができるか、言い換え
れば有効ビット長をどこまで大きくすればよいかを検証
する必要がある。
この丸め演算を繰返すことにより誤差が累積され、結果
として本来あるべき原音のデータ値とはかけはなれたデ
ータ値を出力するようになっていく。これを回避するた
めには、上記図１の回路中のすべての素子の有効ビット
長を無限に大きくするより他に方法はないが、現実の問
題として利用できる回路の規模は限られており、その中
でどの程度まで精度を上げることができるか、言い換え
れば有効ビット長をどこまで大きくすればよいかを検証
する必要がある。
【００１１】しかるに、上記ブレッドボードの回路内部
で取扱うデータの精度を変更する度毎に回路の構成を変
更する必要があり、ブレッドボードを作成し直さければ
ならず、調整に多大な時間と手間とがかかっていた。
で取扱うデータの精度を変更する度毎に回路の構成を変
更する必要があり、ブレッドボードを作成し直さければ
ならず、調整に多大な時間と手間とがかかっていた。
【００１２】
【発明が解決しようとする課題】上述した如く評価用に
利用するブレッドボードの作成、調整に多大の時間と手
間がかかってしまうため、システムの開発を効率的に行
なうことができないという問題があった。
利用するブレッドボードの作成、調整に多大の時間と手
間がかかってしまうため、システムの開発を効率的に行
なうことができないという問題があった。
【００１３】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、回路内部の演算精
度を簡単に調節可能とし、システムの評価を容易に行な
うことが可能なＡＤＰＣＭデコード回路を提供すること
にある。
たもので、その目的とするところは、回路内部の演算精
度を簡単に調節可能とし、システムの評価を容易に行な
うことが可能なＡＤＰＣＭデコード回路を提供すること
にある。
【００１４】
【課題を解決するための手段及び作用】すなわち本発明
は、ＡＤＰＣＭのデコーダ論理評価用システムとして、
まず可能な限り大きな演算精度を有する各回路を作成
し、これに有効ビット長を外部から制御できる回路を内
部演算器の後段に付加配設することで、外部から自由に
演算精度を変化させ、それぞれの場合の出力されるデジ
タル音声データを聞くことにより、性能判断を行なうこ
とができるようにしたものであり、回路規模、性能のバ
ランスがとれたシステム評価を容易に行なうことが可能
となる。
は、ＡＤＰＣＭのデコーダ論理評価用システムとして、
まず可能な限り大きな演算精度を有する各回路を作成
し、これに有効ビット長を外部から制御できる回路を内
部演算器の後段に付加配設することで、外部から自由に
演算精度を変化させ、それぞれの場合の出力されるデジ
タル音声データを聞くことにより、性能判断を行なうこ
とができるようにしたものであり、回路規模、性能のバ
ランスがとれたシステム評価を容易に行なうことが可能
となる。
【００１５】
【実施例】以下図面を参照して本発明の一実施例を説明
する。図１は全体の回路構成を示すものであり、基本的
な回路構成は上記図４に示したものと同様であるので、
同一部分には同一符号を付してその説明は省略する。
する。図１は全体の回路構成を示すものであり、基本的
な回路構成は上記図４に示したものと同様であるので、
同一部分には同一符号を付してその説明は省略する。
【００１６】図１において加算器11、桁溢れ処理部12、
レジスタ13，14、乗算器15，16及び加算器17はすべて可
能な限り充分大きな例えば２４ビットの演算精度を有す
るものとする。
レジスタ13，14、乗算器15，16及び加算器17はすべて可
能な限り充分大きな例えば２４ビットの演算精度を有す
るものとする。
【００１７】また、乗算器15，16の後段、加算器17との
間と、加算器17の後段、加算器11との間のそれぞれに精
度調整部18〜20を介在させる。これら精度調整部18〜20
は、いずれも外部から与えられるコントロール信号（ｃ
ｎｔｒ）に応じて前段の演算器が出力する２４ビットの
データの上位ｎビット（２４≧ｎ）のみを有効ビットと
して通過させるものである。
間と、加算器17の後段、加算器11との間のそれぞれに精
度調整部18〜20を介在させる。これら精度調整部18〜20
は、いずれも外部から与えられるコントロール信号（ｃ
ｎｔｒ）に応じて前段の演算器が出力する２４ビットの
データの上位ｎビット（２４≧ｎ）のみを有効ビットと
して通過させるものである。
【００１８】図２に精度調整部18〜20の内部回部構成を
示す。同図に示す如く精度調整部18（19，20）は、デコ
ーダ21とアンド回路22ａ〜22ｘとから構成される。デコ
ーダ21は、入力されたコントロール信号をデコードして
アンド回路22ａ〜22ｘのゲート制御を行なうもので、ア
ンド回路22ａ〜22ｘにはそれぞれ２４ビットの入力デー
タが１ビットずつ入力されている。そして、アンド回路
22ａ〜22ｘの出力が一括して精度調整された出力データ
として後段へ送出される。しかるに上記デコーダ21は、
例えば有効ビット長を「１０」とする旨のコントロール
信号を受けた場合には、これをデコードして図３に示す
ように
示す。同図に示す如く精度調整部18（19，20）は、デコ
ーダ21とアンド回路22ａ〜22ｘとから構成される。デコ
ーダ21は、入力されたコントロール信号をデコードして
アンド回路22ａ〜22ｘのゲート制御を行なうもので、ア
ンド回路22ａ〜22ｘにはそれぞれ２４ビットの入力デー
タが１ビットずつ入力されている。そして、アンド回路
22ａ〜22ｘの出力が一括して精度調整された出力データ
として後段へ送出される。しかるに上記デコーダ21は、
例えば有効ビット長を「１０」とする旨のコントロール
信号を受けた場合には、これをデコードして図３に示す
ように
【００１９】“１１１１１１１１１１００００００００
００００００”なる信号、すなわち入力データの上位
「１０」ビット（「２３」〜「１４」）に対応するアン
ド回路22ｘ〜22ｏにゲートを開とする“１”レベル、入
力データの下位「１４」ビット（「１３」〜「０」）に
対応するアンド回路22ｎ〜22ａにゲートを閉とする
“０”レベルの信号をそれぞれ送出するものである。
００００００”なる信号、すなわち入力データの上位
「１０」ビット（「２３」〜「１４」）に対応するアン
ド回路22ｘ〜22ｏにゲートを開とする“１”レベル、入
力データの下位「１４」ビット（「１３」〜「０」）に
対応するアンド回路22ｎ〜22ａにゲートを閉とする
“０”レベルの信号をそれぞれ送出するものである。
【００２０】上記のような構成とすることにより、所望
する有効ビット長を示すコントロール信号を精度調整部
18〜20へ入力させるだけで、精度調整部18〜20がそれぞ
れ乗算器15，16、加算器17の出力したデータを該有効ビ
ット長に応じて丸め演算（切捨て）を行ない、得られた
該有効ビット長のデータを後段へ送出するようになるも
ので、所望する有効ビット長を順次変化させて得られる
出力データを音声化してその音質を視聴することによ
り、精度の評価を自由に行なうことができる。
する有効ビット長を示すコントロール信号を精度調整部
18〜20へ入力させるだけで、精度調整部18〜20がそれぞ
れ乗算器15，16、加算器17の出力したデータを該有効ビ
ット長に応じて丸め演算（切捨て）を行ない、得られた
該有効ビット長のデータを後段へ送出するようになるも
ので、所望する有効ビット長を順次変化させて得られる
出力データを音声化してその音質を視聴することによ
り、精度の評価を自由に行なうことができる。
【００２１】なお、上記精度調整部18〜20内の回路構成
としてアンド回路を用いたものを示したが、これに限る
ものではなく、他の手段によっても実現可能であること
はもちろんである。
としてアンド回路を用いたものを示したが、これに限る
ものではなく、他の手段によっても実現可能であること
はもちろんである。
【００２２】
【発明の効果】以上詳記した如く本発明によれば、ＡＤ
ＰＣＭのデコーダ論理評価用システムとして、まず可能
な限り大きな演算精度を有する各回路を作成し、これに
有効ビット長を外部から制御できる回路を内部演算器の
後段に付加配設することで、外部から自由に演算精度を
変化させ、それぞれの場合の出力されるデジタル音声デ
ータを聞くことにより、性能判断を行なうことができる
ようにしたので、回路内部の演算精度を簡単に調節可能
とし、回路規模、性能のバランスがとれたシステム評価
を容易に行なうことが可能なＡＤＰＣＭデコード回路を
提供することができる。
ＰＣＭのデコーダ論理評価用システムとして、まず可能
な限り大きな演算精度を有する各回路を作成し、これに
有効ビット長を外部から制御できる回路を内部演算器の
後段に付加配設することで、外部から自由に演算精度を
変化させ、それぞれの場合の出力されるデジタル音声デ
ータを聞くことにより、性能判断を行なうことができる
ようにしたので、回路内部の演算精度を簡単に調節可能
とし、回路規模、性能のバランスがとれたシステム評価
を容易に行なうことが可能なＡＤＰＣＭデコード回路を
提供することができる。
【図１】本発明の一実施例に係る回路構成を示すブロッ
ク図。
ク図。
【図２】図１の精度調整部の内部回路構成を示すブロッ
ク図。
ク図。
【図３】図２のデコーダの機能構成を示すブロック図。
【図４】従来のＡＤＰＣＭデコーダの回路構成を示すブ
ロック図。
ロック図。
11，17…加算器、12…桁溢れ処理部、13，14…レジス
タ、15，16…乗算器、１８〜２０…精度調整部、21…デ
コーダ、22ａ〜22ｘ…アンド回路。
タ、15，16…乗算器、１８〜２０…精度調整部、21…デ
コーダ、22ａ〜22ｘ…アンド回路。
Claims (1)
- 【請求項１】 外部より与えられる有効ビット数を示す
コントロール信号に応じて内部演算で得られたデータの
ビット数を制限する精度調整手段を備えたことを特徴と
するＡＤＰＣＭデコード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18091892A JPH0629860A (ja) | 1992-07-08 | 1992-07-08 | Ａｄｐｃｍデコード回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18091892A JPH0629860A (ja) | 1992-07-08 | 1992-07-08 | Ａｄｐｃｍデコード回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629860A true JPH0629860A (ja) | 1994-02-04 |
Family
ID=16091562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18091892A Pending JPH0629860A (ja) | 1992-07-08 | 1992-07-08 | Ａｄｐｃｍデコード回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629860A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0725148A (ja) * | 1993-07-13 | 1995-01-27 | Mitsubishi Paper Mills Ltd | 可逆感熱系複合記録材料 |
-
1992
- 1992-07-08 JP JP18091892A patent/JPH0629860A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0725148A (ja) * | 1993-07-13 | 1995-01-27 | Mitsubishi Paper Mills Ltd | 可逆感熱系複合記録材料 |
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